【正文】 BEGIN IF CLR = 39。ARCHITECTURE DACC OF DAC2ADC IS SIGNAL CQI : STD_LOGIC_VECTOR(7 DOWNTO 0) 。輸向0832的數(shù)據(jù) DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。 LM311輸出，由PIO37口進入FPGA CLR : IN STD_LOGIC。ENTITY DAC2ADC IS PORT ( CLK : IN STD_LOGIC。USE 。圖91 比較器和D/A構(gòu)成A/D電路框圖。實驗操作中，首先調(diào)諧電位器輸出一個電壓值，然后用CLR復(fù)位一次，接著即可從數(shù)碼管上看到與被測電壓成正比的數(shù)值。由于“AIN1”口與電位器相接，所以必須將“AIN1”與“AIN0”短接，“AIN0”就能獲得電位器輸出的作為被測信號的電壓了。注意，撥碼5向下后，能將FPGA的PIO37腳與LM311的輸出端相接。向FPGA下載文件后，打開+/12V電源；clock0接65536Hz。實驗步驟如下：首先鎖定引腳，編譯。由此數(shù)即可算得vi的大小。其工作原理是：當(dāng)被測模擬信號電壓vi接于LM311的“+”輸入端時，由FPGA產(chǎn)生自小到大的搜索數(shù)據(jù)加于DAC0832后，LM311的“”端將得到一個比較電壓vc；當(dāng)vcvi時，LM311的“1”腳輸出高電平’1’， 而當(dāng)vcvi時，LM311輸出低電平。實驗九 比較器和D/A器件實現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計1．實驗?zāi)康膶W(xué)習(xí)較復(fù)雜狀態(tài)機的設(shè)計。4．實驗思考題在不改變原代碼功能的條件下將例81表達成用狀態(tài)碼直接輸出型的狀態(tài)機。數(shù)碼管2和1也將顯示同樣數(shù)據(jù)，此數(shù)據(jù)直接來自0809的數(shù)據(jù)口。這樣就能通過實驗系統(tǒng)左下的AIN1輸入端與電位器相接，并將信號輸入0809的IN1端）。；clock0的短路帽接可選12MHz、6MHz、65536Hz等頻率；按動一次右側(cè)的復(fù)位鍵；用螺絲刀旋轉(zhuǎn)GW48系統(tǒng)左下角的精密電位器，以便為ADC0809提供變化的待測模擬信號（注意，這時必須在例81中賦值：ADDA = 39。測試步驟：，由對應(yīng)的電路圖可見，ADC0809的轉(zhuǎn)換時鐘CLK已經(jīng)事先接有750kHz的頻率，引腳鎖定為：START接PIO34，OE（ENABLE）接PIO35，EOC接PIO8，ALE接PIO33，狀態(tài)機時鐘CLK接clock0，ADDA接PIO32(ADDB和ADDC都接GND)，ADC0809的8位輸出數(shù)據(jù)線接PIO23～PIO16，鎖存輸出Q顯示于數(shù)碼8/數(shù)碼7(PIO47～PIO40)。圖81 ADC0809工作時序3．實驗內(nèi)容利用QuartusII對例81進行文本編輯輸入和仿真測試；給出仿真波形。 END PROCESS LATCH1 。EVENT THEN REGL = D 。139。 END PROCESS REG 。) THEN current_state=next_state。EVENT AND CLK=39。 END PROCESS COM 。 WHEN OTHERS = next_state = st0。139。139。039。039。 next_state = st4。OE=39。LOCK=39。START=39。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。139。039。039。039。039。 next_state = st2。OE=39。LOCK=39。START=39。 0809初始化 WHEN st1=ALE=39。039。039。039。039。 LOCK0 = LOCK 。139。039。139。 SIGNAL LOCK : STD_LOGIC。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 8位數(shù)據(jù)輸出END ADCINT。 信號通道最低位控制信號LOCK0 : OUT STD_LOGIC。 轉(zhuǎn)換開始信號OE : OUT STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。 來自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK : IN STD_LOGIC。USE 。當(dāng)模擬量送至某一輸入端(如IN1或IN2等)，由3位地址信號選擇，而地址信號由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號，當(dāng)啟動轉(zhuǎn)換約100μs 后，EOC產(chǎn)生一個負脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號OE為高電平，則控制打開三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線，至此ADC0809的一次轉(zhuǎn)換結(jié)束。轉(zhuǎn)換時間約100μs，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。2．實驗原理ADC0809的采樣控制原理已在教材中作了詳細說明(實驗程序用例81)。4．實驗報告根據(jù)以上的實驗內(nèi)容寫出實驗報告，包括設(shè)計原理、程序設(shè)計、程序分析、仿真分析、硬件測試和詳細實驗過程。（4）仿真； （5）引腳鎖定、下載和硬件測試 ； （6）使用嵌入式邏輯分析儀進行實時測試；圖72 SignalTapII數(shù)據(jù)窗的實時信號（7）對配置器件EPCS4/EPCS1編程 （8）了解此工程的RTL電路圖圖73 工程singt的RTL電路圖2）修改例71的數(shù)據(jù)ROM文件，設(shè)其數(shù)據(jù)線寬度為8，地址線寬度也為8，初始化數(shù)據(jù)文件使用MIF格式，用C程序產(chǎn)生正弦信號數(shù)據(jù)，最后完成以上相同的實驗。地址發(fā)生器的時鐘CLK的輸入頻率f0與每周期的波形數(shù)據(jù)點數(shù)（在此選擇64點），以及D/A輸出的頻率f的關(guān)系是： f = f0 /64 圖71 正弦信號發(fā)生器結(jié)構(gòu)圖（2）創(chuàng)建工程 （3）編譯前設(shè)置在對工程進行編譯處理前，必須作好必要的設(shè)置。性能良好的正弦信號發(fā)生器的設(shè)計要求此3部分具有高速性能，且數(shù)據(jù)ROM在高速條件下，占用最少的邏輯資源，設(shè)計流程最便捷，波形數(shù)據(jù)獲最方便。如果希望對輸出信號進行濾波，將GW48系統(tǒng)左下角的撥碼開關(guān)的“8”向下?lián)?，則波形濾波輸出，向上撥則未濾波輸出，這可從輸出的波形看出。還應(yīng)該注意，DAC0832電路須接有+/－12V電壓：GW48系統(tǒng)的+/12V電源開關(guān)在系統(tǒng)左側(cè)上方。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點接地點須接在此連線的某一點上。信號輸出的D/A使用實驗系統(tǒng)上的DAC0832，注意其轉(zhuǎn)換速率是1μs，其引腳功能簡述如下：ILE：數(shù)據(jù)鎖存允許信號，高電平有效，系統(tǒng)板上已直接連在＋5V上；WRWR2：寫信號2，低電平有效；XFER：數(shù)據(jù)傳送控制信號，低電平有效；VREF：基準(zhǔn)電壓，可正可負，－10V～＋10V；RFB：反饋電阻端；IOUT1/IOUT2：電流輸出端。u1 : data_rom PORT MAP(address=Q1, q = DOUT,inclock=CLK)。 Q1作為地址發(fā)生器計數(shù)器END IF。139。 設(shè)定內(nèi)部節(jié)點作為地址計數(shù)器 BEGINPROCESS(CLK ) LPM_ROM地址發(fā)生器進程 BEGINIF CLK39。END COMPONENT。6位地址信號 inclock : IN STD_LOGIC 。8位波形數(shù)據(jù)輸出END。ENTITY SINGT IS PORT ( CLK : IN STD_LOGIC。 正弦信號發(fā)生器源文件USE 。最后完成EPCS1配置器件的編程。3．實驗內(nèi)容（1）根據(jù)例71，在Quartus II上完成正弦信號發(fā)生器設(shè)計，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。實驗七 正弦信號發(fā)生器的設(shè)計1．實驗?zāi)康倪M一步熟悉QuartusII及其LPM_ROM與FPGA硬件資源的使用方法。 END PROCESS P_DIV 。 END IF。 ELSE FOUT = 39。 THEN FOUT = 39。 如果溢出標(biāo)志信號FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = 39。139。 BEGIN IF FULL39。 END PROCESS P_REG 。 且輸出溢出標(biāo)志信號FULL為低電平 END IF。 否則繼續(xù)作加1計數(shù) FULL = 39。139。 THEN IF CNT8 = 11111111 THEN CNT8 := D。EVENT AND CLK = 39。BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。END。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。USE ?！纠?1】LIBRARY IEEE。（2）將例61擴展成16位分頻器，并提出此項設(shè)計的實用示例，如PWM的設(shè)計等?？蛇x實驗電路模式1（參考附錄圖3）；鍵2/鍵1負責(zé)輸入8位預(yù)置數(shù)D(PIO7PIO0)；CLK由clock0輸入，頻率選65536Hz或更高(確保分頻后落在音頻范圍)；輸出FOUT接揚聲器(SPKER)。圖61 當(dāng)給出不同輸入值D時，F(xiàn)OUT輸出不同頻率(CLK周期=50ns)4．仿真輸入不同的CLK頻率和預(yù)置值D，給出如圖61所示的時序波形。2．實驗原理數(shù)控分頻器的功能就是當(dāng)在輸入端給定不同輸入數(shù)據(jù)時，將對輸入的時鐘信號有不同的分頻比，數(shù)控分頻器就是用計數(shù)值可并行預(yù)置的加法計數(shù)器設(shè)計完成的，方法是將計數(shù)溢出位與預(yù)置數(shù)加載輸入信號相接即可。緩沖器中的數(shù)據(jù)可以通過不同方式鎖入，如來自A/D采樣的數(shù)據(jù)、來自分時鎖入的數(shù)據(jù)、來自串行方式輸入的數(shù)據(jù)，或來自單片機等。將實驗過程和實驗結(jié)果寫進實驗報告。將GW48EDA系統(tǒng)左下方的撥碼開關(guān)全部向上撥，這時實驗系統(tǒng)的8個數(shù)碼管構(gòu)成圖51的電路結(jié)構(gòu)，時鐘CLK可選擇clock0，通過跳線選擇16384Hz信號。對該例進行編輯、編譯、綜合、適配、仿真，給出仿真波形。 END。 END CASE 。 WHEN 15 = SG = 1110001。 WHEN 13 = SG = 1011110。 WHEN 11 = SG = 1111100。 WHEN 9 = SG = 1101111。 WHEN 7 = SG = 0000111。 WHEN 5 = SG = 1101101。 WHEN 3 = SG = 1001111。 WHEN 1 = SG = 0000110。 END PROCESS P2 。 THEN CNT8 = CNT8 + 1。EVENT AND CLK = 39。 END PROCESS P1。 WHEN OTHERS = NULL 。 WHEN 111 = BT = 10000000 。 WHEN 110 = BT = 01000000 。 WHEN 101 = BT = 00100000 。 WHEN 100 = BT = 00010000 。 WHEN 011 = BT = 00001000 。 WHEN 010 = BT = 00000100 。 WHEN 001 = BT = 00000010 。BEGINP1：PROCESS( CNT8 ) BEGIN CASE CNT8 IS WHEN 000 = BT = 00000001 。ARCHITECTURE one OF SCAN_LED IS SIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0)。 段控制信號輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC。USE 。程序中CNT8是一個3位計數(shù)器，作掃描計數(shù)信號，由進程P2生成；進程P3是7段譯碼查表輸出程序，與例51相同；進程P1是對8個數(shù)碼管選通的掃描程序，例如當(dāng)CNT8等于001 時，K2對應(yīng)的數(shù)碼管被選通，同時，A被賦值3，再由進程P3譯碼輸出1001111，顯示在數(shù)碼管上即為“3”；當(dāng)CNT8