【正文】 RCHITECTURE behav OF CNT10 ISBEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0)。039。139。 允許計數(shù), 檢測是否小于9 ELSE CQI := (OTHERS =39。 END IF。 計數(shù)大于9，輸出進位信號 ELSE COUT = 39。 將計數(shù)值向端口輸出 END PROCESS。（2）引腳鎖定以及硬件下載測試。（4）從設(shè)計中去除SignalTap II，要求全程編譯后生成用于配置器件EPCS1編程的壓縮POF文件，并使用ByteBlasterII，通過AS模式對實驗板上的EPCS1進行編程，最后進行驗證。2．實驗原理圖51所示的是8位數(shù)碼掃描顯示電路，其中每個數(shù)碼管的8個段：h、g、f、e、d、c、b、a（h是小數(shù)點）都分別連在一起，8個數(shù)碼管分別由8個選通信號kk…k8來選擇。例51是掃描顯示的示例程序，其中clk是掃描時鐘；SG為7段控制信號，由高位至低位分別接g、f、e、d、c、b、a 7個段；BT是位選控制信號，接圖51中的8個選通信號：kk…k8 。USE 。位控制信號輸出 END。 A = 1 。 A = 5 。 A = 9 。 A = 13 。 END CASE 。139。 P3：PROCESS( A ) –譯碼電路 BEGIN CASE A IS WHEN 0 = SG = 0111111。 WHEN 4 = SG = 1100110。 WHEN 8 = SG = 1111111。 WHEN 12 = SG = 0111001。 WHEN OTHERS = NULL 。3．實驗內(nèi)容（1）說明例51中各語句的含義，以及該例的整體功能。引腳鎖定后進行編譯、下載和硬件測試實驗。實驗六 數(shù)控分頻器的設(shè)計1．實驗?zāi)康膶W習數(shù)控分頻器的設(shè)計、分析和測試方法。5．實驗內(nèi)容（1）在實驗系統(tǒng)上硬件驗證例61的功能。6．思考題怎樣利用2個由例61給出的模塊設(shè)計一個電路，使其輸出方波的正負脈寬的寬度分別由兩個8位輸入數(shù)據(jù)控制？7．實驗報告根據(jù)以上的要求，將實驗項目分析設(shè)計，仿真和測試寫入實驗報告。ENTITY DVF IS PORT ( CLK : IN STD_LOGIC。ARCHITECTURE one OF DVF IS SIGNAL FULL : STD_LOGIC。139。 同時使溢出標志信號FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。 END IF。EVENT AND FULL = 39。139。039。END。最后在實驗系統(tǒng)上實測，包括SignalTap II測試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測試和利用示波器測試。USE 。ARCHITECTURE DACC OF SINGT ISCOMPONENT data_rom 調(diào)用波形數(shù)據(jù)存儲器LPM_ROM文件： PORT(address : IN STD_LOGIC_VECTOR (5 DOWNTO 0)。 SIGNAL Q1 : STD_LOGIC_VECTOR (5 DOWNTO 0)。 THEN Q1=Q1+1。例化END。，由附錄對應(yīng)的電路圖可見，DAC0832的8位數(shù)據(jù)口D[7..0]分別與FPGA的PIO330..、24相連，如果目標器件是EP1C3T144，則對應(yīng)的引腳是：7770、666551；時鐘CLK接系統(tǒng)的clock0，對應(yīng)的引腳是93，選擇的時鐘頻率不能太高（轉(zhuǎn)換速率1μs，）?；静襟E如下： 頂層文件設(shè)計（1）創(chuàng)建工程和編輯設(shè)計文件 正弦信號發(fā)生器的結(jié)構(gòu)由3部分組成（圖71）：數(shù)據(jù)計數(shù)器或地址發(fā)生器、數(shù)據(jù)ROM和D/A。具體步驟如下：a．選擇目標芯片；b．選擇目標器件編程配置方式；c．選擇輸出配置；d．編譯及了解編譯結(jié)果e．正弦信號數(shù)據(jù)ROM定制（包括設(shè)計ROM初始化數(shù)據(jù)文件）另兩種方法要快捷的多，可分別用C程序生成同樣格式的初始化文件和使用DSP Builder/MATLAB來生成。實驗八 VHDL狀態(tài)機A/D采樣控制電路實現(xiàn)1．實驗?zāi)康膶W習用狀態(tài)機對A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實現(xiàn)。主要控制信號如圖81所示：START是轉(zhuǎn)換啟動信號，高電平有效；ALE是3位通道選擇地址(ADDC、ADDB、ADDA)信號的鎖存信號。ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 8個模擬信號通道地址鎖存信號START : OUT STD_LOGIC。 觀察數(shù)據(jù)鎖存時鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。當ADDA=39。則進入通道IN1Q = REGL。START=39。OE=39。139。039。 啟動采樣 WHEN st2= ALE=39。LOCK=39。 IF (EOC=39。 END IF 。039。139。START=39。OE=39。 END CASE 。139。 由信號current_state將當前狀態(tài)值帶出此進程:REG LATCH1: PROCESS (LOCK) 此進程中，在LOCK的上升沿，將轉(zhuǎn)換好的數(shù)據(jù)鎖入 BEGIN IF LOCK=39。 END IF。最后進行引腳鎖定并進行測試，硬件驗證例81電路對ADC0809的控制功能。139。實驗結(jié)束后注意將撥碼開關(guān)撥向默認：僅“4”向下。2．實驗原理圖91是一個用比較器LM311和DAC0832構(gòu)成的8位A/D轉(zhuǎn)換器的電路框圖。3．實驗內(nèi)容（1）例91是圖91中FPGA的一個簡單的示例性程序。將GW48 EDA系統(tǒng)左下角的撥碼開關(guān)的5向下?lián)埽溆嘞蛏?。方法是將實驗系統(tǒng)最左側(cè)的跳線座“JL10”的“AIN0”和“AIN1”用短路帽短接?！纠?1】LIBRARY IEEE。 計數(shù)器時鐘 LM311 : IN STD_LOGIC。轉(zhuǎn)換數(shù)據(jù)顯示END。139。139。 END IF。039。試設(shè)計一個控制搜索的狀態(tài)機，克服這兩個缺點。2．實驗原理主系統(tǒng)由3個模塊組成，例101是頂層設(shè)計文件，其內(nèi)部有3個功能模塊(如圖101所示)：、。圖101中，模塊U1類似于彈琴的人的手指；U2類似于琴鍵；U3類似于琴弦或音調(diào)發(fā)聲器。SPKOUT的輸出頻率將決定每一音符的音調(diào)，這樣，分頻計數(shù)器的預(yù)置值Tone[10..0] 與SPKOUT的輸出頻率，就有了對應(yīng)關(guān)系。這13個值的輸出由對應(yīng)于TONETABA 的4位輸入值Index[3..0]確定，而Index[3..0] 最多有16種可選值。例如，NOTETABS 在以下的VHDL邏輯描述中，“梁?！睒非牡谝粋€音符為“3”，此音在邏輯中停留了4個時鐘節(jié)拍，即1秒時間，相應(yīng)地，所對應(yīng)的“3”音符分頻預(yù)置值為1036，在SPEAKERA 的輸入端停留了1秒。注意該例數(shù)據(jù)表中的數(shù)據(jù)位寬、深度和數(shù)據(jù)的表達類型。給出仿真波形，并作出詳細說明。操作步驟如下：a．根據(jù)所填樂曲可能出現(xiàn)的音符，修改例103的音符數(shù)據(jù)表格，同時注意每一音符的節(jié)拍長短；b．如果樂曲比較長，可增加模塊NOTETABA中計數(shù)器的位數(shù)，如9位時可達512個基本節(jié)拍。（2）例102中的進程DelaySpkS對揚聲器發(fā)聲有什么影響？ （3）在電路上應(yīng)該滿足哪些條件，才能用數(shù)字器件直接輸出的方波驅(qū)動揚聲器發(fā)聲？5．實驗報告用仿真波形和電路原理圖，詳細敘述硬件電子琴的工作原理及其4個VHDL文件中相關(guān)語句的功能，敘述硬件實驗情況。 音調(diào)頻率信號 CLK8HZ : IN STD_LOGIC。聲音輸出 END。 COMPONENT ToneTaba PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 END COMPONENT。 END COMPONENT。u2 : ToneTaba PORT MAP (Index=ToneIndex,Tone=Tone,CODE=CODE1,HIGH=HIGH1)。USE 。 SpkS : OUT STD_LOGIC )。 BEGIN PreCLK = 39。 Count4 := 0000。 THEN Count4 := Count4 + 1。BEGIN IF PreCLK39。 FullSpkS = 39。039。 DelaySpkS : PROCESS(FullSpkS)將輸出再2分頻，展寬脈沖，使揚聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 THEN Count2 := NOT Count2。139。 END IF。USE 。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 HIGH =39。 HIGH =39。 CODE=0010。 WHEN 0011 = Tone=10000001100 。1036。039。 HIGH =39。 CODE=0111。 WHEN 1000 = Tone=10110000010 。1410。139。 HIGH =39。 CODE=0101。 WHEN 1101 = Tone=11010000100 。1668。139。 END PROCESS。USE 。ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC 音符數(shù)據(jù)ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。139。 u1 : MUSIC PORT MAP(address=Counter , q=ToneIndex, inclock=clk)。ADDRESS_RADIX = DEC 。 02: 3 。 06: 5。 10: 8 。 14: 5。18: 12。 22:10 。 26: 9。 30: 9 。 34: 9。 38: 6。 42: 5 。 46: 9。 50: 8 。 54: 6。 58: 5。 62: 5 。 66:10。 70: 9 。 74: 5。 78: 5。 82: 3 。 86: 7。 90: 6 。 94: 5。 98: 8。102:12 。106:10。110: 6 。114: 3。118: 8。122: 6 。126: 6。130: 5 。134: 5。138: 0。3．實驗內(nèi)容(1)完成圖111所示的步進電機控制電路的驗證性實驗。(2)設(shè)計2個電路：要求能按給定細分要求，采用PWM方法，用FPGA對步進電機轉(zhuǎn)角進行細分控制(利用QuartusII的EAB在系統(tǒng)編輯器實時在系統(tǒng)編輯調(diào)試ROM3中的細分控制數(shù)據(jù))；用FPGA實現(xiàn)對步進電機的勻加速和勻減速控制。(5)用嵌入式邏輯分析儀觀察細分控制/普通控制方式驅(qū)動信號的實時波形（圖11113），并給予分析解釋。3. 實驗內(nèi)容（1）根據(jù)程序121，完成VGA彩條信號顯示的驗證性實驗。(3)設(shè)計可顯示英語字母的VGA信號發(fā)生器電路。 VGA顯示器 彩條 發(fā)生器USE 。 行場同步/紅，綠，蘭END COLOR。 SIGNAL CC : STD_LOGIC_VECTOR(4 DOWNTO 0)。 Y豎彩條 SIGNAL GRBP : STD_LOGIC_VECTOR(3 DOWNTO 1)。 GRB(1) = (GRBP(1) XOR MD) AND HS1 AND VS1。 THEN IF MMD = 10 THEN MMD = 00。 END PROCESS。 產(chǎn)生棋盤格 ELSE GRBP = 000。EVENT AND CLK = 39。 END IF。 CCLK = CC(4)。 THEN IF CC = 29 THEN CC = 00000。 END PROCESS。 THEN IF LL = 481 THEN LL = 000000000。 END PROCESS。139。 場同步 ELSE