【正文】 能強(qiáng)大的EDA工具和硬件描述語言，僅憑傳統(tǒng)的數(shù)字邏輯技術(shù)，即使最簡單的演奏電路也難以實(shí)現(xiàn)。例如在TONETABA模塊中若取Tone[10..0]=1036，將發(fā)音符為3音的信號頻率。隨著NOTETABS 中的計(jì)數(shù)器按4Hz的時(shí)鐘速率作加法計(jì)數(shù)時(shí)，即隨地址值遞增時(shí)，音符數(shù)據(jù)ROM 中的音符數(shù)據(jù)將從ROM中通過ToneIndex[3..0]端口輸向TONETABA模塊，“梁?！睒非烷_始連續(xù)自然地演奏起來了。（3）硬件驗(yàn)證。樂曲演奏電路的VHDL邏輯描述如下:【例101】LIBRARY IEEE。ARCHITECTURE one OF Songer IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC。 COMPONENT Speakera PORT ( clk : IN STD_LOGIC。u3 : Speakera PORT MAP(clk=CLK12MHZ,Tone=Tone, SpkS=SPKOUT )。END。 ELSIF clk39。EVENT AND PreCLK = 39。 END IF。 IF Count2 = 39。 END PROCESS。END。039。 CODE=0011。1197。 HIGH =39。 WHEN 1001 = Tone=10111001000 。139。 CODE=0110。1728。ENTITY NoteTabs IS PORT ( clk : IN STD_LOGIC。BEGIN CNT8 : PROCESS(clk, Counter) BEGIN IF Counter=138 THEN Counter = 00000000。 END。 03: 3。 11: 9 。 19:15。 27: 9。 35:10。 43: 6。 51: 8 。 59: 5。 67:12。 75: 5。 83: 3。 91: 6 。 99: 9。107: 9。115: 3。123: 5。131: 5 。END 。(3)為使步進(jìn)電機(jī)能平穩(wěn)地運(yùn)行，并盡快從起點(diǎn)到達(dá)終點(diǎn)，步進(jìn)電機(jī)應(yīng)按照以下控制方式運(yùn)行：啟動(dòng)→勻加速→勻速→勻減速→停止。R、G、B分別接PIO60、PIO6PIO63（對應(yīng)1313134腳）；HS、VS分別接PIO6PIO65（對應(yīng)13140腳）；CLK接clock9（12MHz），MD接PIO0（對應(yīng)模式5的鍵1，P1腳）控制顯示模式。USE 。 行同步/橫彩條生成 SIGNAL LL : STD_LOGIC_VECTOR(8 DOWNTO 0)。 PROCESS( MD ) BEGIN IF MD39。 PROCESS( MMD ) BEGIN IF MMD = 00 THEN GRBP = GRBX。139。 PROCESS( FCLK ) BEGIN IF FCLK39。 PROCESS( CCLK ) BEGIN IF CCLK39。 PROCESS( CC,LL ) BEGIN IF CC 23 THEN HS1 = 39。039。 END IF。 END IF。 FCLK = FS(3)。 PROCESS( CLK ) BEGIN IF CLK39。 三種模式 END IF。 GRB(3) = (GRBP(3) XOR MD) AND HS1 AND VS1。 方式選擇 SIGNAL FS : STD_LOGIC_VECTOR (3 DOWNTO 0)。【例121】LIBRARY IEEE。2．實(shí)驗(yàn)原理參考教材相關(guān)內(nèi)容。操作中用鍵8控制轉(zhuǎn)向，鍵7控制轉(zhuǎn)動(dòng)模式，高電平細(xì)分控制、低電平普通控制方式給出電機(jī)的驅(qū)動(dòng)仿真波形，與示波器中觀察到的電機(jī)控制波形進(jìn)行比較。137: 0。129: 5。121: 8 。113: 3。105: 9。 97: 8。 89: 6。 81: 5 。 73: 8。 65:10。 57: 5。 49: 3。 41: 5 。 33: 9。 25: 9。17: 12。 09: 8。 01: 3 。 END PROCESS。END COMPONENT。USE 。 HIGH =39。1622。 CODE=0011。139。 WHEN 0111 = Tone=10101011100 。 HIGH =39。 912。 CODE=0001。 HIGH : OUT STD_LOGIC。 END IF。139。 FullSpkS = 39。 GenSpkS : PROCESS(PreCLK, Tone) 11位可預(yù)置計(jì)數(shù)器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0)。139。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 BEGINu1 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex)。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0) )。 高8度指示 SPKOUT : OUT STD_LOGIC )。4．思考題（1）用LFSR設(shè)計(jì)可編程分頻器，對本實(shí)驗(yàn)中的音階發(fā)生電路的可編程計(jì)數(shù)器(實(shí)現(xiàn)可編程分頻功能)用LFSR替代。（2）根據(jù)給出的乘法器邏輯原理圖及其各模塊的VHDL描述，在QuartusII上完成全部設(shè)計(jì)，包括編輯、編譯、綜合和仿真操作等。這個(gè)計(jì)數(shù)器的計(jì)數(shù)頻率選為4Hz，恰為當(dāng)全音符設(shè)為1秒時(shí)，四四拍的4分音符持續(xù)時(shí)間。SPEAKERA對clk輸入信號的分頻比由11位預(yù)置數(shù)Tone[10..0]決定。實(shí)驗(yàn)十 樂曲硬件演奏電路設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)利用例61的數(shù)控分頻器設(shè)計(jì)硬件樂曲演奏電路，學(xué)習(xí)較復(fù)雜系統(tǒng)的設(shè)計(jì)。 DISPDATA = CQI WHEN LM311=39。EVENT AND CLK = 39。輸向0832的數(shù)據(jù) DISPDATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。圖91 比較器和D/A構(gòu)成A/D電路框圖。向FPGA下載文件后，打開+/12V電源；clock0接65536Hz。實(shí)驗(yàn)九 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)較復(fù)雜狀態(tài)機(jī)的設(shè)計(jì)。；clock0的短路帽接可選12MHz、6MHz、65536Hz等頻率；按動(dòng)一次右側(cè)的復(fù)位鍵；用螺絲刀旋轉(zhuǎn)GW48系統(tǒng)左下角的精密電位器，以便為ADC0809提供變化的待測模擬信號（注意，這時(shí)必須在例81中賦值：ADDA = 39。EVENT THEN REGL = D 。EVENT AND CLK=39。139。OE=39。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。039。LOCK=39。039。139。 定義各狀態(tài)子類型 SIGNAL current_state, next_state: states :=st0 。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。轉(zhuǎn)換時(shí)間約100μs，含鎖存控制的8路多路開關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。地址發(fā)生器的時(shí)鐘CLK的輸入頻率f0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)（在此選擇64點(diǎn)），以及D/A輸出的頻率f的關(guān)系是： f = f0 /64 圖71 正弦信號發(fā)生器結(jié)構(gòu)圖（2）創(chuàng)建工程 （3）編譯前設(shè)置在對工程進(jìn)行編譯處理前，必須作好必要的設(shè)置。在高速情況下，此二地的連接線必須盡可能短，且系統(tǒng)的單點(diǎn)接地點(diǎn)須接在此連線的某一點(diǎn)上。139。8位波形數(shù)據(jù)輸出END。3．實(shí)驗(yàn)內(nèi)容（1）根據(jù)例71，在Quartus II上完成正弦信號發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。 ELSE FOUT = 39。 BEGIN IF FULL39。139。END。（2）將例61擴(kuò)展成16位分頻器，并提出此項(xiàng)設(shè)計(jì)的實(shí)用示例，如PWM的設(shè)計(jì)等。緩沖器中的數(shù)據(jù)可以通過不同方式鎖入，如來自A/D采樣的數(shù)據(jù)、來自分時(shí)鎖入的數(shù)據(jù)、來自串行方式輸入的數(shù)據(jù)，或來自單片機(jī)等。 END。 WHEN 11 = SG = 1111100。 WHEN 3 = SG = 1001111。EVENT AND CLK = 39。 WHEN 110 = BT = 01000000 。 WHEN 010 = BT = 00000100 。 段控制信號輸出 BT : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) )。根據(jù)這種電路狀況，如果希望在8個(gè)數(shù)碼管顯示希望的數(shù)據(jù)，就必須使得8個(gè)選通信號kk…k8分別被單獨(dú)選通，并在此同時(shí)，在段信號輸入口加上希望在該對應(yīng)數(shù)碼管上顯示的數(shù)據(jù)，于是隨著選通信號的掃變，就能實(shí)現(xiàn)掃描顯示的目的。（3）使用SignalTap II對此計(jì)數(shù)器進(jìn)行實(shí)時(shí)測試。 CQ = CQI。 大于9，計(jì)數(shù)值清零 END IF。EVENT AND CLK=39。 END CNT10。實(shí)驗(yàn)四 含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康膶W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。 將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線是注釋符號） END bhv。 ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC 。 圖22共陰數(shù)碼管及其電路 圖23 計(jì)數(shù)器和譯碼器連接電路的頂層文件原理圖實(shí)驗(yàn)三 觸發(fā)器的設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康氖煜uartusⅡ的VHDL文本設(shè)計(jì)過程，學(xué)習(xí)簡單時(shí)序電路的設(shè)計(jì)、仿真和測試。 END PROCESS 。 WHEN 1010 = LED7S = 1110111 。 WHEN 0010 = LED7S = 1011011 。提示：用輸入總線的方式給出輸入信號仿真數(shù)據(jù)，仿真波形示例圖如圖21所示。3．實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試和詳細(xì)實(shí)驗(yàn)過程；給出程序分析報(bào)告、仿真波形圖及其分析報(bào)告。END IF。 END ARCHITECTURE BHV ?！禘DA技術(shù)》實(shí)驗(yàn)指導(dǎo)書信息處理技術(shù)教研室物理學(xué)及電子信息工程系69目 錄實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì) 1實(shí)驗(yàn)二 7段數(shù)碼顯示譯碼器設(shè)計(jì) 3實(shí)驗(yàn)三 觸發(fā)器的設(shè)計(jì) 6實(shí)驗(yàn)四 含異步清0和同步時(shí)鐘使能的加法計(jì)數(shù)器設(shè)計(jì) 8實(shí)驗(yàn)五 8位數(shù)碼掃描顯示電路設(shè)計(jì) 10實(shí)驗(yàn)六 數(shù)控分頻器的設(shè)計(jì) 13實(shí)驗(yàn)七 正弦信號發(fā)生器的設(shè)計(jì) 16實(shí)驗(yàn)八 VHDL狀態(tài)機(jī)A/D采樣控制電路實(shí)現(xiàn) 20實(shí)驗(yàn)九 比較器和D/A器件實(shí)現(xiàn)A/D轉(zhuǎn)換功能的電路設(shè)計(jì) 23實(shí)驗(yàn)十 樂曲硬件演奏電路設(shè)計(jì) 25實(shí)驗(yàn)十一 步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)控制設(shè)計(jì) 33實(shí)驗(yàn)十二 VGA彩條信號顯示控制器設(shè)計(jì) 36附錄：GW48 EDA/SOPC主系統(tǒng)使用說明 38第一節(jié) GW48教學(xué)實(shí)驗(yàn)系統(tǒng)原理與使用介紹 38第二節(jié) 實(shí)驗(yàn)電路結(jié)構(gòu)圖 45第三節(jié) 超高速A/D、D/A板GW_ADDA說明 53第四節(jié) 步進(jìn)電機(jī)和直流電機(jī)使用說明 55第五節(jié) SOPC適配板使用說明 55第六節(jié) GWDVPB電子設(shè)計(jì)競賽應(yīng)用板使用說明 56第七節(jié) GW48CK/GK/EK/PK2 系統(tǒng)萬能接插口與結(jié)構(gòu)圖信號/與芯片引腳對照表 61《EDA技術(shù)》實(shí)驗(yàn)指導(dǎo)書實(shí)驗(yàn)一 數(shù)據(jù)選擇器設(shè)計(jì)1．實(shí)驗(yàn)?zāi)康模菏煜uartusⅡ的VHDL文本設(shè)計(jì)流程全過程，學(xué)習(xí)簡單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測試。 u2 : MUX21A PORT MAP(a=a1，b=tmp，s=s1，y=outy)。 ELSE y = b 。最后進(jìn)行編譯、下載和硬件測試實(shí)驗(yàn)（通過選擇鍵鍵2，控制s0、s1，可使揚(yáng)聲器輸出不同音調(diào)）。在QuartusII上對該例進(jìn)行編輯、編譯、綜合、適配、仿真，給出所有信號的時(shí)序仿真波形。 WHEN 0001 = LED7S = 0000110 。 WHEN 1001 = LED7S = 1101111 。 END CASE 。4．實(shí)驗(yàn)報(bào)告根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫出實(shí)驗(yàn)報(bào)告，包括程序設(shè)計(jì)、軟件編譯、仿真分析、硬件測試和實(shí)驗(yàn)過程；設(shè)計(jì)程序、程序分析報(bào)告、仿真波