【正文】 =DOUT25M=00000000。 WHEN11000=DOUT25M=00000001。 WHEN10111=DOUT25M=00000010。 WHEN10110=DOUT25M=00000011。 WHEN10101=DOUT25M=00000100。 WHEN10100=DOUT25M=00000101。 WHEN10011=DOUT25M=00000110。 WHEN10010=DOUT25M=00000111。 WHEN10001=DOUT25M=00001000。 WHEN10000=DOUT25M=00001001。 WHEN01111=DOUT25M=00010000。 WHEN01110=DOUT25M=00010001。 WHEN01101=DOUT25M=00010010。 WHEN01100=DOUT25M=00010011。 WHEN01011=DOUT25M=00010100。 WHEN01010=DOUT25M=00010101。 WHEN01001=DOUT25M=00010110。 WHEN01000=DOUT25M=00010111。 WHEN00111=DOUT25M=00011000。 WHEN00110=DOUT25M=00011001。 WHEN00101=DOUT25M=00100000。 WHEN00100=DOUT25M=00100001。 WHEN00011=DOUT25M=00100010。 WHEN00010=DOUT25M=00100011。 WHEN00001=DOUT25M=00100100。 PROCESS(CNT5B) IS BEGIN CASE CNT5B IS WHEN00000=DOUT25M=00100101。 END IF。 THEN CNT5B=CNT5BCNT5B1。 ELSIF EN25=39。139。139。 ELSIF(CLK39。039。039。ARCHITECTURE ART OF CNT25S IS SIGNAL CNT5B:STD_LOGIC_VECTOR(4 DOWNTO 0)。 DOUT25M,DOUT25B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。USE 。LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=DOUT5=00000000。 WHEN011=DOUT5=00000010。 WHEN001=DOUT5=00000100。 END PROCESS。 END IF。039。 THEN CNT3B=CNT3B+1。 ELSIF EN05B=39。139。139。 BEGIN PROCESS(CLK,EN05M,EN05B) IS BEGIN IF(CLK39。END ENTITY CNT05S。ENTITY CNT05S IS PORT(CLK,EN05M,EN05B:IN STD_LOGIC。USE 。 記錄實驗過程中出現(xiàn)的問題及解決辦法。 根據選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。 寫各個VHDL源程序。 主、支干道均有車時，兩者交替道允許通，主干道每次放行45S，支干道每次放行25S，在每次由亮綠燈變成亮紅燈的轉換過程中，要亮5S的黃燈作為過渡，并進行減計時顯示。當主干道允許通行亮綠燈時，支干道亮紅燈。設計任務設計一個由一條主干道和一條支干道的匯合點形成的十字交叉路口的交通燈控制器，具體要求如下： 支干道各設有一個綠、紅、黃指示燈，兩個顯示數(shù)碼管。 學習時序電路的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。數(shù)字秒表管腳鎖定實驗模式：NO：5設計實體I/O標識I/O來源/去向信號名芯片管腳序號clr鍵1PIO08ena鍵2PIO19clkClock0Clock054Dout(0)dout(3)數(shù)碼管1PIO16~PIO1930~33Dout(4)dout(7)數(shù)碼管2PIO20~PIO2336~39Dout(8)dout(11)數(shù)碼管3PIO24~PIO2744667Dout(12)dout(15)數(shù)碼管4PIO28~PIO316670、72Dout(16)dout(19)數(shù)碼管5PIO32~PIO3577780Dout(20)dout(23)數(shù)碼管6PIO36~PIO3988886實驗八　 交通燈信號控制器VHDL文本輸入設計。 U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20))。 U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4)。 U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2)。 BEGIN U0:CLKGEN PORT MAP(CLK=CLK,NEWCLK=S0)。 SIGNAL S0:STD_LOGIC。 CARRY_OUT:OUT STD_LOGIC)。 COMPONENT CNT6 IS PORT(CLK,CLR,ENA:IN STD_LOGIC。 COUT:OUT STD_LOGIC)。 COMPONENT CNT10 IS PORT(CLK,CLR,ENB:IN STD_LOGIC。 NEWCLK:OUT STD_LOGIC)。END ENTITY TIMES。 ENA:IN STD_LOGIC。ENTITY TIMES IS PORT(CLR:IN STD_LOGIC。數(shù)字秒表（）LIBRARY IEEE。 OUTY=CQI。 END IF。 ELSE COUT=39。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN COUT=39。 END IF。 END IF。 ELSE CQI=CQI+39。139。139。 ELSIF CLK39。139。ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。COUT:OUT STD_LOGIC)。 ENB:IN STD_LOGIC。ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC。USE 。END ARCHITECTURE ART。 END PROCESS。039。139。 END PROCESS。 END IF。139。THEN IF CQI=0101THEN CQI=0000。THEN IF ENA=39。EVENT AND CLK=39。THEN CQI=0000。 BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=39。END ENTITY CNT6。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CLR:IN STD_LOGIC。USE 。六進制計數(shù)器（）LIBRARY IEEE。 END PROCESS。039。139。 END PROCESS。 END IF。THEN IF CNTER=1029999 THEN CNTER=0。EVENT AND CLK=39。ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 1029999。 NEWCLK: OUT STD_LOGIC)。USE 。 記錄實驗過程中出現(xiàn)的問題及解決辦法。 根據選用的軟件及EDA實驗開發(fā)裝置編好用于硬件驗證的管腳鎖定文件。 編寫各個VHDL源程序。實驗儀器聯(lián)想電腦，GW48EDA實驗開發(fā)系統(tǒng)設計任務　　~1小時的數(shù)字秒表，應具有停表、恢復、清零功能。 學習時序電路的設計、仿真和硬件測試，進一步熟悉VHDL設計技術。四位十進制頻率計仿真波形（clkin:1s，fin:300us）四位十進制頻率管腳鎖定實驗模式：NO：5設計實體I/O標識I/O來源/去向信號名芯片管腳序號clkinClock1Clock155finClock0Clock054out1數(shù)碼管1PIO16~PIO1930~33out2數(shù)碼管2PIO20~PIO2336~39out3數(shù)碼管3PIO24~PIO2744667out4數(shù)碼管4PIO28~PIO316670、72coutt二極管D1PIO820實驗七　數(shù)字秒表VHDL文本輸入設計。 u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4)。 u7 : REG4B PORT MAP(LOAD=c_load, DIN=outy2, DOUT=out2)。 u5 : t10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cout=coutt)。 u3 : t10 PORT MAP(clk=cout1, clr=b_rst, enb=a_ena, outy=outy2, cout=cout2)。 BEGIN u1 : TESTCTL PORT MAP(clkk=clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_load)。SIGNAL a_ena, b_rst,c_load,cout1,cout2,cout3 : STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 COMPONENT REG4B PORT ( LOAD : IN STD_LOGIC。 cout : OUT STD_LOGIC)。 enb : IN STD_LOGIC。 COMPONENT t10 PORT (clk : IN STD_LOGIC。 CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。END ENTITY quen4b。 out4 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 out2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 fin : IN STD_LOGIC。USE 。4位十進制頻率計(quen4b)LIBRARY IEEE。 END PROCESS。 THEN DOUT = DIN。EVENT AND LOAD = 39。END REG4B。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 END behav。 cout=cqi(0) AND (NOT cqi(1)) AND (NOT cqi(2)) AND cqi(3)。 END IF。 END IF。 THEN IF cqi1001 THEN cqi := cqi + 1。 THEN IF enb = 39。EVENT AND CLK = 39。 THEN cqi := 0000。 BEGIN IF clr = 39。 END t10。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 clr : IN STD_LOGIC。USE 。十進制計數(shù)器()LIBRARY IEEE。 CNT_EN = DIV2CLK。 END PROCESS。039。139。039。039。 END PROCESS。 THEN DIV2CLK = NOT DIV2CLK。EVENT AND CLKK = 39。ARCHITECTURE behav OF TESTCTL IS SIGNAL DIV2CLK : STD_LOGIC。 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。USE 。三、實驗條件開發(fā)條件：MAX＋plusII