【正文】 7)數(shù)碼管2PIO20~PIO2336~39Dout(8)dout(11)數(shù)碼管3PIO24~PIO2744667Dout(12)dout(15)數(shù)碼管4PIO28~PIO316670、72Dout(16)dout(19)數(shù)碼管5PIO32~PIO3577780Dout(20)dout(23)數(shù)碼管6PIO36~PIO3988886實(shí)驗(yàn)八　 交通燈信號(hào)控制器VHDL文本輸入設(shè)計(jì)。 U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4)。 BEGIN U0:CLKGEN PORT MAP(CLK=CLK,NEWCLK=S0)。 CARRY_OUT:OUT STD_LOGIC)。 COUT:OUT STD_LOGIC)。 NEWCLK:OUT STD_LOGIC)。 ENA:IN STD_LOGIC。數(shù)字秒表（）LIBRARY IEEE。 END IF。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN COUT=39。 END IF。139。 ELSIF CLK39。ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENB:IN STD_LOGIC。USE 。 END PROCESS。139。 END IF。THEN IF CQI=0101THEN CQI=0000。EVENT AND CLK=39。 BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=39。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 END PROCESS。139。 END IF。EVENT AND CLK=39。 NEWCLK: OUT STD_LOGIC)。 記錄實(shí)驗(yàn)過程中出現(xiàn)的問題及解決辦法。 編寫各個(gè)VHDL源程序。 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測試，進(jìn)一步熟悉VHDL設(shè)計(jì)技術(shù)。 u9 : REG4B PORT MAP(LOAD=c_load, DIN=outy4, DOUT=out4)。 u5 : t10 PORT MAP(clk=cout3, clr=b_rst, enb=a_ena, outy=outy4, cout=coutt)。 BEGIN u1 : TESTCTL PORT MAP(clkk=clkin, CNT_EN=a_ena, RST_CNT=b_rst, LOAD=c_load)。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 cout : OUT STD_LOGIC)。 COMPONENT t10 PORT (clk : IN STD_LOGIC。END ENTITY quen4b。 out2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 END PROCESS。EVENT AND LOAD = 39。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END behav。 END IF。 THEN IF cqi1001 THEN cqi := cqi + 1。EVENT AND CLK = 39。 BEGIN IF clr = 39。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。USE 。 CNT_EN = DIV2CLK。039。039。 END PROCESS。EVENT AND CLKK = 39。 1Hz CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC)。三、實(shí)驗(yàn)條件開發(fā)條件：MAX＋plusII實(shí)驗(yàn)設(shè)備：GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦擬用芯片：EPF10K20TC144－4或EP1K30TC144－3四、實(shí)驗(yàn)設(shè)計(jì)測頻控制器()LIBRARY IEEE。熟悉GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。 BEGIN u1 : t10 PORT MAP(clk=clkin, clr=clrin, enb=enbin, outy=outlow, cout=a)。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY t100。 enbin : IN STD_LOGIC。USE 。 cout=cqi(0) AND (NOT cqi(1)) AND (NOT cqi(2)) AND cqi(3)。 END IF。 THEN IF enb = 39。 THEN cqi := 0000。 END t10。 clr : IN STD_LOGIC。三、實(shí)驗(yàn)條件開發(fā)條件：MAX＋plusII實(shí)驗(yàn)設(shè)備：GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦擬用芯片：EPF10K20TC144－4或EP1K30TC144－3四、實(shí)驗(yàn)設(shè)計(jì)十進(jìn)制計(jì)數(shù)器()LIBRARY IEEE。熟悉GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。 u2 : h_adder PORT MAP(a=e, b=cin, co=f, so=sum)。 c : OUT STD_LOGIC)。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a, b : IN STD_LOGIC。 USE 。 ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) 。 USE 。 END ENTITY or2a。三、實(shí)驗(yàn)條件開發(fā)條件：MAX＋plusII實(shí)驗(yàn)設(shè)備：GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦擬用芯片：EPF10K20TC144－4或EP1K30TC144－3四、實(shí)驗(yàn)設(shè)計(jì)或門邏輯描述（） LIBRARY IEEE 。熟悉GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。 了解原理圖輸入設(shè)計(jì)方法。 熟悉GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)的基本使用方法。三、實(shí)驗(yàn)條件 開發(fā)條件：MAX＋plusII 實(shí)驗(yàn)設(shè)備：GW48－ES　EDA實(shí)驗(yàn)開發(fā)系統(tǒng)、聯(lián)想電腦 擬用芯片：EPF10K20TC144－4或EP1K30TC144－3四、實(shí)驗(yàn)設(shè)計(jì) 半加器()全加器()實(shí)驗(yàn)結(jié)果 半加器仿真波形半加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC1444　　選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)a鍵1PIO08b鍵2PIO19so二極管D1PIO820co二極管D2PIO921　　全加器仿真波形全加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC1444　　選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)ain鍵1PIO08bin鍵2PIO19cin鍵3PIO210sum二極管D1PIO820cout二極管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111實(shí)驗(yàn)二　1位全加器VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜AX+plusII軟件的基本使用方法。設(shè)計(jì)1位二進(jìn)制全加器時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè)1位二進(jìn)制半加器，再由或門和1位二進(jìn)制半加器構(gòu)成1位二進(jìn)制全加器。 c : OUT STD_LOGIC )。半加器描述（）LIBRARY IEEE。 END ENTITY h_adder。1位二進(jìn)制全加器頂層設(shè)計(jì)描述（） LIBRARY IEEE。 END ENTITY f_adder。 COMPONENT or2a PORT (a, b : IN STD_LOGIC。 BEGIN u1 : h_adder PORT MAP(a=ain, b=bin, co=d, so=e)。或門仿真波形半加器仿真波形全加器仿真波形全加器引腳鎖定實(shí)驗(yàn)芯片：EPF10K20TC1444　　選用模式：模式5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來源/去向結(jié)構(gòu)圖上的信號(hào)名芯片引腳號(hào)ain鍵1PIO08bin鍵2PIO19cin鍵3PIO210sum二極管D1PIO820cout二極管D2PIO921全加器真值表ain01010101bin00110011cin00001111sum01101001cout00010111實(shí)驗(yàn)三　有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜AX+plusII軟件的基本使用方法。設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè)十進(jìn)制計(jì)數(shù)器，再由十進(jìn)制計(jì)數(shù)器構(gòu)成兩位十進(jìn)制計(jì)數(shù)器。ENTITY t10 IS PORT (clk : IN STD_LOGIC。 cout : OUT STD_LOGIC)。139。139。 ELSE cqi := 0000。 outy = cqi 。兩位十進(jìn)制計(jì)數(shù)器()LIBRARY IEEE。 clrin : IN STD_LOGIC。 coutout : OUT STD_LOGIC)。 enb : IN STD_LOGIC。SIGNAL a : STD_LOGIC。十進(jìn)制計(jì)數(shù)器仿真波形兩位十進(jìn)制計(jì)數(shù)器仿真波形兩位十進(jìn)制計(jì)數(shù)器管腳鎖定實(shí)驗(yàn)?zāi)Ｊ剑篘O：5設(shè)計(jì)實(shí)體I/O標(biāo)識(shí)I/O來源/去向信號(hào)名芯片管腳序號(hào)enbin鍵1PIO08clrin鍵2PIO19clkinCLOCK0CLOCK054coutout二極管D1PIO820outlow[3..0]數(shù)碼管1PIO16~PIO1930~33outhigh[3..0]數(shù)碼管2PIO20~PIO2336~39實(shí)驗(yàn)五　4位十進(jìn)制頻率計(jì)VHDL文本輸入設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康氖煜AX+plusII軟件的基本使用方法。設(shè)計(jì)有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè)十進(jìn)制計(jì)數(shù)器，再由十進(jìn)制計(jì)數(shù)器構(gòu)成兩位十進(jìn)制計(jì)數(shù)器。ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC。BEGIN PROCESS( CLKK ) BEGIN IF CLKK39。 END IF。 AND Div2CLK=39。 ELSE RST_CNT = 39。 LOAD = NOT DIV2CLK 。USE