eda技術(shù)與vhdl程序設(shè)計(jì)基礎(chǔ)教程習(xí)題答案-文庫吧資料
2025-06-11 18:28本頁面
【正文】 十六進(jìn)制第6章 EDA習(xí)題答案 并 行和 串 行兩類。A與非 B或非 C同或 D異或=ABC+CD，選出下列可以肯定使F=0的取值（D）A ABC=011 B BC=11 C CD=10 D BCD=111（A）。A B C D （A ）。 N個(gè)觸發(fā)器可以構(gòu)成能寄存（B）位二進(jìn)制數(shù)碼的寄存器。同步計(jì)數(shù)器和異步計(jì)數(shù)器比較，同步計(jì)數(shù)器的顯著優(yōu)點(diǎn)是（A） 。9. 觸發(fā)器 是組成寄存器和移位寄存器的基本單元電器，而一個(gè)觸發(fā)器可存放 1 位二進(jìn)制代碼，一個(gè)n位的數(shù)碼寄存器和移位寄存器需由 n個(gè)觸發(fā)器組成。 組合電路 、 時(shí)序電路 。、并行輸出的移位寄存器可以方便的實(shí)現(xiàn) 串并變換 。，一般需要根據(jù)設(shè)計(jì)要求列出 布爾表達(dá)式 ，再寫出邏輯函數(shù)式。，QuartusII不支持的是（C）A HDL文本輸入方式B原理圖輸入方式C狀態(tài)圖輸入方式D混合輸入方式，不屬于SignalTapII的為（C）A調(diào)入待測信號(hào)B設(shè)置SignalTap II的參數(shù)C編譯下載D輸入SignalTap II的采樣數(shù)值（D）A LPM_ROMB LPM_RAMC LPM_FIFOD FIR4. 下列操作步驟中，不屬于時(shí)序仿真的為（C）A設(shè)置仿真時(shí)間區(qū)域B導(dǎo)入欲觀察的信號(hào)節(jié)點(diǎn)C編輯激勵(lì)信號(hào)D設(shè)置SignalTap II的參數(shù)第5章 EDA習(xí)題答案：在任何時(shí)刻，邏輯電路的輸出狀態(tài)只取決于電路各輸入信號(hào)的組合，而與電路的原有狀態(tài)無關(guān)。4. LPM功能模塊內(nèi)容豐富，每一模塊的功能、參數(shù)含義、使用方法、硬件描述語言模塊參數(shù)設(shè)置和調(diào)用方法都可以在Quartus II的幫助文檔中查到。 II軟件提供的Viewer工具有RTL Viewer、Technology Map Viewer、State Machine Viewer三種。 “F8” else b(3) 。 c(3) = 39。 b(2 downto 1)。 c(2 downto 1) = a(2 downto 1) architecture a of logic is end logic。 std_logic_vector(7 downto 0))。 c : out std_logic_vector(3 downto 0)。 port(假設(shè)輸入信號(hào)a=“6”，b=“E”，則以下程序執(zhí)行后，c的值為（B）。 end rtl。 architecture rtl of ex isbeginoutValue: out std_logic_vector(3 downto 0))。 S2: in std_logic_vector(0 to 3)。entity ex islibrary ieee。 D. 順序 D. B. clk’event and clk = ‘0’在VHDL的并行語句之間中，只能用（C）來傳送信息A. 變量 B. clk’event and clk = ‘1’C. 在VHDL語言中，用語句（B）表示檢測到時(shí)鐘clk的上升沿A. D. ：= ＝ 在VHDL中為目標(biāo)變量賦值符號(hào)為 h_adder_4 B. h_adde4 在下列標(biāo)識(shí)符中，（D）是VHDL錯(cuò)誤的標(biāo)識(shí)符A. h_adder B. h_adde_ 4h_add C. 輸入 D. 輸出 在VHDL中用（D）來把特定的結(jié)構(gòu)體關(guān)聯(lián)到一個(gè)確定的實(shí)體。 C.設(shè)計(jì)實(shí)體（process）語句是由順序語句組成的，但其本身卻是并行執(zhí)行的。 行為級(jí) 、 門級(jí) 、 數(shù)據(jù)流 、 混合型 四種描述風(fēng)格。、實(shí)數(shù)、位、位矢量、布爾、字符、字符串、自然數(shù)、時(shí)間、錯(cuò)誤類型十種。 常量 、 變量 、 信號(hào) 、 文件 。、功能描述語句組成。 STD 10761993。EAB可以用來實(shí)現(xiàn)不同的存儲(chǔ)功能和復(fù)雜的邏輯功能。？嵌入式陣列塊是一種在輸入/輸出端口帶有觸發(fā)器的RAM電路。？答：I/O控制塊允許每個(gè)I/O引腳單獨(dú)地配置成輸入/輸出和雙向工作方式。從邏輯規(guī)模上講FPGA覆蓋了邏輯門書5000～2000000門的大中規(guī)模。如圖221所示圖221 反熔絲技術(shù)的FPGA結(jié)構(gòu)
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