【正文】 譯、仿真分析、硬件測(cè)試及詳細(xì)實(shí)驗(yàn)過(guò)程。要求記錄 VHDL文件內(nèi)容和仿真波形結(jié)果。要求記錄 VHDL文件內(nèi)容和仿真波形結(jié)果。 s : IN BIT。 END ENTITY mux21a。 BEGIN d = a AND (NOT S) 。y = d OR e 。 LIBRARY IEEE 。 ENTITY or2a IS PORT (a, b :IN STD_LOGIC。 END ENTITY or2a； ARCHITECTURE fu1 OF or2a IS BEGIN c = a OR b 。 半加器描述 (1)LIBRARY IEEE。 ENTITY adder IS PORT (a, b : IN STD_LOGIC。 END ENTITY adder。 co = a AND b 。 1位二進(jìn)制全加器頂層設(shè)計(jì)描述 LIBRARY IEEE。 ENTITY f_adder IS PORT (ain， bin， cin : IN STD_LOGIC。 END ENTITY f_adder。 co， so : OUT STD_LOGIC)。 c : OUT STD_LOGIC)。 BEGIN u1 : h_adder PORT MAP(a=ain， b=bin， co=d， so=e)。 u3 : or2a PORT MAP(a=d， b=f， c=cout)。 二選一多路選擇器仿真結(jié)果： 實(shí)驗(yàn) 五 含異步清 0 和同步時(shí)鐘使能的 4 位加法計(jì)數(shù)器 一、 實(shí)驗(yàn)?zāi)康?： 學(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真，進(jìn)一步熟悉 VHDL 設(shè)計(jì)技術(shù)。 RST是異步清零信號(hào)，高電平有效； clk 是時(shí)鐘輸入信號(hào)； D0、 D D D3 是 4 位數(shù)據(jù)輸入端（數(shù)據(jù)預(yù)置輸入端）。 COUT 為進(jìn)位輸出端。 參考程序： LIBRARY IEEE。 USE 。 RST : IN STD_LOGIC。 OUTY : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END CNT4B。 BEGIN P_REG: PROCESS(CLK, RST, ENA) BEGIN IF RST = 39。 THEN CQI = 0000。EVENT AND CLK = 39。 THEN IF ENA = 39。 THEN CQI = CQI + 1。 END IF。 OUTY = CQI 。 COUT = CQI(0) AND CQI(1) AND CQI(2) AND CQI(3)。 實(shí)驗(yàn) 六 4 位十進(jìn)制頻率計(jì) VHDL 文本輸入設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康? 熟悉 Quartus II 軟件的基本使用方法。 學(xué)習(xí)時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉 VHDL設(shè)計(jì)技術(shù)。設(shè)計(jì) 有時(shí)鐘使能的兩位十進(jìn)制計(jì)數(shù)器 時(shí)要求先設(shè)計(jì)一個(gè)或門和一個(gè) 十進(jìn)制計(jì)數(shù)器 ，再由 十進(jìn)制計(jì)數(shù)器 構(gòu)成 兩位十進(jìn)制計(jì)數(shù)器 。 USE 。 ENTITY TESTCTL IS PORT ( CLKK : IN STD_LOGIC。 END TESTCTL。 BEGIN PROCESS( CLKK ) BEGIN IF CLKK39。139。 END IF。 PROCESS (CLKK, DIV2CLK) BEGIN IF CLKK=39。 AND Div2CLK=39。 THEN RST_CNT = 39。 ELSE RST_CNT = 39。 END IF。 LOAD = NOT DIV2CLK 。 END behav。 USE 。 ENTITY t10 IS PORT (clk : IN STD_LOGIC。 enb : IN STD_LOGIC。 cout : OUT STD_LOGIC)。 ARCHITECTURE behav OF t10 IS BEGIN PROCESS(clk, clr, enb) VARIABLE cqi : STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 ELSIF CLK39。139。139。 ELSE cqi := 0000。 END IF。 outy = cqi 。 END PROCESS。 4位鎖存器 () LIBRARY IEEE。 ENTITY REG4B IS PORT ( LOAD : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 ARCHITECTURE behav OF REG4B IS BEGIN PROCESS(LOAD, DIN) BEGIN IF LOAD39。139。 時(shí)鐘到來(lái)，鎖存數(shù)據(jù) END IF。 END behav。 USE 。 ENTITY quen4b IS PORT (clkin : IN STD_LOGIC。 out1 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 out3 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 coutt : OUT STD_LOGIC)。 ARCHITECTURE one OF quen4b IS COMPONENT TESTCTL PORT ( CLKK : IN STD_LOGIC。 END COMPONENT。 clr : IN STD_LOGIC。 outy : OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 SIGNAL outy1,outy2,outy3,outy4 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 u2 : t10 PORT MAP(clk=fin, clr=b_rst, enb=a_ena, outy=outy1, cout=cout1)。 u4 : t10 PORT MAP(clk=cout2, clr=b_rst, enb=a_ena, outy=outy3, cout=cout3)。 u6 : REG4B PORT MAP(LOAD=c_load, DIN=outy1, DOUT=out1)。 u8 : REG4B PORT MAP(LOAD=c_load, DIN=outy3, DOUT=out3)。 END ARCHITECTURE one。 實(shí)驗(yàn)?zāi)康? 熟悉 Quartus II 的使用。 實(shí)驗(yàn)儀器 電腦， 實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng) 設(shè)計(jì)任務(wù) 設(shè)計(jì)一個(gè)計(jì)時(shí)范圍為 秒 ~1 小時(shí)的數(shù)字秒表，應(yīng)具有停表、恢復(fù)、清零功能。 編寫各個(gè) VHDL 源程序。 根據(jù)選用的軟件及 EDA實(shí)驗(yàn)開(kāi)發(fā)裝置編好用于硬件驗(yàn)證的管腳鎖定文件。 記錄實(shí)驗(yàn)過(guò)程中出現(xiàn)的問(wèn)題及解決辦法。 USE 。 NEWCLK: OUT STD_LOGIC)。 ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER:INTEGER RANGE 0 TO 1059999。EVENT AND CLK=39。THEN IF CNTER=1029999 THEN CNTER=0。 END IF。 END PROCESS。139。039。 END PROCESS。 六進(jìn)制計(jì)數(shù)器（ ） LIBRARY IEEE。 USE 。 CLR:IN STD_LOGIC。 CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END ENTITY CNT6。 BEGIN PROCESS(CLK,CLR,ENA)IS BEGIN IF CLR=39。THEN CQI=0000。EVENT AND CLK=39。THEN IF ENA=39。THEN IF CQI=0101THEN CQI=0000。139。 END IF。 END PROCESS。139。039。 END PROCESS。 END ARCHITECTURE ART。 USE 。 ENTITY CNT10 IS PORT(CLK:IN STD_LOGIC。 ENB:IN STD_LOGIC。 COUT:OUT STD_LOGIC)。 ARCHITECTURE ART OF CNT10 IS SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0)。139。 ELSIF CLK39。139。139。 ELSE CQI=CQI+39。 END IF。 END IF。 PROCESS(CQI)IS BEGIN IF CQI=0000THEN COUT=39。 ELSE COUT=39。 END IF。 OUTY=CQI。 數(shù)字秒表（ ） LIBRARY IEEE。 ENTITY TIMES IS PORT(CLR:IN STD_LOGIC。 ENA:IN STD_LOGIC。 END ENTITY TIMES。 NEWCLK:OUT STD_LOGIC)。 COMPONENT CNT10 IS PORT(CLK,CLR,ENB:IN STD_LOGIC。 COUT:OUT STD_LOGIC)。 COMPONENT CNT6 IS PORT(CLK,CLR,ENA:IN STD_LOGIC。 CARRY_OUT:OUT STD_LOGIC)。 SIGNAL S0:STD_LOGIC。 BEGIN U0:CLKGEN PORT MAP(CLK=CLK,NEWCLK=S0)。 U2:CNT10 PORT MAP(S1,CLR,ENA,DOUT(7 DOWNTO 4),S2)。 U4:CNT6 PORT MAP(S3,CLR,ENA,DOUT(15 DOWNTO 12),S4)。 U6:CNT6 PORT MAP(S5,CLR,ENA,DOUT(23 DOWNTO 20))。 數(shù)字秒表 管腳鎖定 實(shí)驗(yàn)?zāi)Ｊ剑?NO： 5 設(shè)計(jì)實(shí)體 I/O 標(biāo)識(shí) I/O 來(lái)源 /去向 信號(hào)名 芯片管腳序號(hào) clr 鍵 1 PIO0 8 ena 鍵 2 PIO1 9 clk Clock0 Clock0 54 Dout(0)dout(3) 數(shù)碼管 1 PIO16~PIO19 30~33 Dout(4)dout(7) 數(shù)碼管 2 PIO20~PIO23 36~39 Dout(8)dout(11) 數(shù)碼管 3 PIO24~PIO27 4 4 6 67 Dout(12)dout(15) 數(shù)碼管 4 PIO28~PIO31 6 6 70、 72 Dout(16)dout(19) 數(shù)碼管 5 PIO32~PIO35 7 7 7 80 Dout(20)dout(23) 數(shù)碼管 6 PIO36~PIO39 8 8 8 86 實(shí)驗(yàn) 八 用狀態(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì) 一、實(shí)驗(yàn)?zāi)康模? 掌握狀態(tài)機(jī)的編程方法和步驟； 掌握用狀態(tài)機(jī)設(shè)計(jì)序列檢測(cè)器的方法和步驟； 二、實(shí)驗(yàn)內(nèi)容 用狀態(tài)機(jī)編程實(shí)現(xiàn)對(duì)系列數(shù)“ 11100101”的檢測(cè)，當(dāng)某一系列串（以左移方式）進(jìn)入