【導讀】它可以通過控制脈沖個數來控制角位移量，從而達到準確定位的目的；同時?？梢酝ㄟ^控制脈沖頻率來控制電機轉動的速度和加速度，從而達到調速的目的。統(tǒng)中獲得了廣泛的應用，具有較高的實用價值。步進電機是由輸入的脈沖信號來加以控制的。模擬電路雖然可以用來產生連續(xù)?，F在，數字集成電路的設計越來越多地采用VerilogHDL+FPGA的設。采用VerilogHDL的設計方法有著不依賴器件、移植容易、能加快設計的。并且，VerilogHDL在現場就能進行修改，與FPGA器件相結合，能大大提高。設計的靈活性與效率，縮短產品的開發(fā)周期，加快產品的上市時間。此基礎上提出設計的核心部分所在。以VerilogHDL為實體設計輸入，設計并實現了一套基于FPGA的步進電機控制系統(tǒng)。本設計最后對整個設計作相關總結，并指出本次設計的不足之處。永磁式步進電機一般為兩相，轉矩和體積較小，步進角一般為度或15度；小，相鄰兩個合成磁場矢量的夾角大小決定了該步距角的大小。置相較，步進電機的故障及誤動作少，所以在檢查及保養(yǎng)時也較簡單容易。

　　

【正文】 第 32 頁 共 41 頁 else Output16[3]=0。 if(Count16[13:0]==1439。b1000_0000_0000_00) Output16[2]=1。 else Output16[2]=0。 if(Count16[14:0]==1539。b1000_0000_0000_000) Output16[1]=1。 else Output16[1]=0。 if(Count16[15:0]==1639。b1000_0000_0000_0000) Output16[0]=1。 else Output16[0]=0。 end always@(posedge CLK or negedge RESET) begin if(!RESET) swave_out=0。 else begin key_tmp[0]=KEY[0]amp。Output16[0]。 key_tmp[1]=KEY[1]amp。Output16[1]。 key_tmp[2]=KEY[2]amp。Output16[2]。 key_tmp[3]=KEY[3]amp。Output16[3]。 key_tmp[4]=KEY[4]amp。Output16[4]。 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 33 頁 共 41 頁 key_tmp[5]=KEY[5]amp。Output16[5]。 key_tmp[6]=KEY[6]amp。Output16[6]。 key_tmp[7]=KEY[7]amp。Output16[7]。 key_tmp[8]=KEY[8]amp。Output16[8]。 key_tmp[9]=KEY[9]amp。Output16[9]。 key_tmp[10]=KEY[10]amp。Output16[10]。 key_tmp[11]=KEY[11]amp。Output16[11]。 key_tmp[12]=KEY[12]amp。Output16[12]。 key_tmp[13]=KEY[ 13]amp。Output16[13]。 key_tmp[14]=KEY[14]amp。Output16[14]。 key_tmp[15]=KEY[ 15]amp。Output16[15]。 swave_out=key_tmp[0]|key_tmp[1]|key_tmp[2]|key_tmp[3]|key_tmp[4]|key_tmp[5]|key_tmp[6]|key_tmp[7]|key_tmp[8]|key_tmp[9]|key_tmp[10]|key_tmp[11]|key_tmp[12]|key_tmp[13]|key_tmp[14]|key_tmp[15]。 end end endmodule （ 2）控制部分總體程序： 39。timescale lns/100ps module step_control( RESET, WAVE_IN, CLK, SET, CLKOUT, OUTPUT, KEYOUT)。 input RESET。 input WAVE_IN。 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 34 頁 共 41 頁 input CLK。 input [7:0] SET。 output CLKOUT。 output OUTPUT。 output [15:0] KEYOUT。 reg sclkout,iocontrol。 reg [7:0]count23。 reg [15:0]skeyout。 reg [23:0]pulse_counter。 reg [15:0]speed。 wire [16:0]speedup。 wire [23:0]max_plus。 assign CLKOUT=count23[6]。 assign KEYOUT=skeyout。 assign OUTPUT=WAVE_IN amp。 iocontrol。 assign speedup=1639。b1000_0000_0000_0000。 assign max_plus=2439。b1111_1111_1111_1111_1111_1111。 always@(posedge CLK or negedge RESET) begin 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 35 頁 共 41 頁 if(!RESET) begin sclkout=0。 count23=839。b0。 end else begin count23=count23+1。 if(count23==839。b1111_1111) sclkout=1。 else sclkout=0。 end end always@(posedge CLK or negedge RESET) //(RESET,WAVE_IN,pulse_counter,iocontrol,max_plus) if(! RESET) begin iocontrol=1。 pulse_counter=0。 end else if(!WAVE_IN) begin 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 36 頁 共 41 頁 if(pulse_counter==max_plus) iocontrol=0。 else pulse_counter=pulse_counter+1。 end always@(posedge sclkout or negedge RESET) //(RESET,SET,sclkout,skeyout,speedup) if(!RESET) begin skeyout=0。 if(SET==839。b0000_0000) speed=0。 else if(SET==839。b0000_0001) speed=1639。b0000_0000_1000_0000。 else if(SET==839。b0000_0001) speed=1639。b0000_0001_0000_0000。 else if(SET==839。b0000_0010) speed=1639。b0000_0000_1000_0000。 else if(SET==839。b0000_0011) speed=1639。b0000_0001_1000_0000。 else speed=SET*839。b1111_1111。 end else//if(sclkout==1) 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 37 頁 共 41 頁 begin if(speedup[16]==0) skeyout=skeyout+speedup[15:0]。 else//skeyout=speed。 //end //else begin if((skeyoutspeedup[15:0]=speed)amp。amp。(skeyout=speedup[15:0])) skeyout=skeyoutspeedup[15:0]。 else skeyout=speed。 end endmodule （ 3）連接兩個模塊的頂層部分： 39。timescale lns/100ps module step_top(RESET,CLK,SET,OUTPUT,k_out)。 input RESET,CLK。 input [7:0] SET。 output OUTPUT。 output [15:0]k_out。 wire [15:0]KEYOUT。 step_control step_control1(.RESET(RESET), .SET(SET), .WAVE_IN(WAVE_OUT), 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 38 頁 共 41 頁 .CLK(CLK), .CLKOUT(CLKOUT), .OUTPUT(OUTPUT), .KEYOUT(KEYOUT))。 step_wave step_wave1(.CLK(CLKOUT), .RESET(RESET), .KEY(KEYOUT), .k_out(k_out), .WAVE_OUT(WAVE_OUT))。 endmodule 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 39 頁 共 41 頁 參考文獻 [1]謝為 .控制電機 [M].北京 .中國電力出版社 .2021 .23 [2]揚渝欽 .控制電機 [M].北京 .機械工業(yè)出版社 .~57 [3]許實 章主編 .電機學（ M） .第 3版 .北京 .機械工業(yè)出版社 . [4]哈爾濱工業(yè)大學 ,成都電機廠 .步進電動機 [M].北京 .科學出社 . [5]孫建忠 ,百鳳仙 .特種電機及其控制 [M].北京 .中國水利水電出版社 . [6]趙君有 ,張愛軍 .控制電 [M]機 .北京 .中國水利水電出版社 . [7]Samir Palnitkar 等著 .Verilog HDL 數字設計與綜合（第二版） [M].北京 .電子工業(yè)出版社 .~68 [8]王誠等著 .FPGA\CPLD設計工具 Xinlin ISE詳解 [M].北京 .人民郵電出版社 .2021. 69 [9],and Digital Logic Circuits in Xilinx 6000 Family Soft Computing in Engineering Design and Manufacturing,1998 [10]Xilinx Databook:XC4000E and XC4000X Series Field Programmable Gate Arrays Product Specification, edition,1997 [11]Xilinx XC6200 Field Programmable Gate Arrays Product Specification， edition,1997. [12]王細 ,卓興旺 .基于 Verilog HDL 的數字系統(tǒng)應用設計 [M].第 2 版 .北京 .國防工業(yè)出版社 . [13]張少林 .基于 FPGA 的步進電機控制系統(tǒng)的數字硬件 設計研究 . 碩士學位論文 .電子科技大學 .2021 [14]汪厚新 .采用 FPGA 的步進電機控制系統(tǒng)研究 .碩士學位論文 .西南交通大學 .2021 [15]劉夢婷 .基于 FPGA 控制的步進電機細分驅動系統(tǒng) .碩士學位論文 .廣東工業(yè)大學 . 2021 [16]郭宏 ,胡曼麗 ,王光能 .CPLD器件在兩相混合式步進電機驅動器中的應用 [J].電氣傳動 .2021 年第 4 期 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 40 頁 共 41 頁 [17]程浩 .三相混合式步進電機細分驅動器的研制 [D].浙江 .浙江大學 .~38 [18]侯伯亭 ,顧新 .Verilog HDL 硬件描述語言與數字邏輯電路 設計 [M].西安電子科技大學出版社 .1998. [19]EDA 先鋒工作室吳繼華 ,王誠 .Altera FPGA/CPLD 設計 [M].人民郵電出版社 . [20]沈樹群 ,張艷 . 基于 FPGA 語言的實用 FPGA 設計 .科學出版社 .2021 [21]王金明 . Verilog HDL 程序設計 .人民郵電出版社 .2021 [22]楊吉斌 . 數字系統(tǒng)設計與 Verilog ， 2021 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 41 頁 共 41 頁 致 謝 本次設計能夠順利完成，除了我自身