【正文】 wire [15:0]KEYOUT。(skeyout=speedup[15:0])) skeyout=skeyoutspeedup[15:0]。b0000_0011) speed=1639。b0000_0000_1000_0000。 pulse_counter=0。 always(posedge CLK or negedge RESET) begin 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 35 頁 共 41 頁 if(!RESET) begin sclkout=0。 assign CLKOUT=count23[6]。 output [15:0] KEYOUT。 end end endmodule （ 2）控制部分總體程序： 39。Output16[12]。Output16[8]。Output16[4]。Output16[0]。 if(Count16[14:0]==1539。b1000_0000_0000) Output16[4]=1。 else Output16[7]=0。 if(Count16[6:0]==739。b1000) Output16[12]=1。 else Output16[15]=0。 reg [15:0]Output16。 input CLK,RESET。本系統(tǒng)采用了模塊化的設(shè)計(jì)思路，為了實(shí)現(xiàn)對步進(jìn)電機(jī)的調(diào)速要求，設(shè)計(jì)出了一種符合要求的連續(xù)可調(diào)的脈沖信號發(fā)生系統(tǒng)，該脈 沖信號發(fā)生系統(tǒng)由兩個(gè)大的模塊組成，最后用一個(gè)頂層的模塊將二者連接起來，并且每個(gè)子模塊以及頂層的模塊都通過了仿真測試。對于模擬電路方法目前已經(jīng)很少采用，最常用的是單片機(jī)的方法。 控制部分邏輯功能的實(shí)現(xiàn) 綜合 RTL 原理圖如下圖 （ a）， （ b）所示。 else skeyout=speed。b0000_0001_1000_0000。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 24 頁 共 41 頁 else if(SET==839。當(dāng)加速度不為零的時(shí)候，每秒種要輸出的脈沖個(gè)數(shù)等于前一秒鐘輸出的脈沖個(gè)數(shù)再加加速度 。程序如下 : always(posedge CLK or negedge RESET) //(RESET,WAVE_IN, pulse_counter， iocontrol， max_plus) if(!RESET) begin iocontrol=1。 count23=839。其原理框圖如圖 。 key_tmp[14]=KEY[14]amp。 key_tmp[10]=KEY[10]amp。 key_tmp[6]=KEY[6]amp。 key_tmp[2]=KEY[2]amp。這個(gè)輸出控制可由 16 個(gè)兩輸入與門，一端接輸出脈沖，另一端接對應(yīng)的脈沖個(gè)數(shù)寄存器。 if(Count16[15:0]==1639。b1000_0000_0000_0) Output16[3]=1。 else Output16[6]=0。 if(Count16[7:0]==839。b1000_0) Output16[11]=1。 else Output16[14]=0。用 Verilog語言描述如下： always（ posedge CLK or negedge RESET） begin if(!RESTE) Count16=0。為了使結(jié)果比較清晰，可以把系統(tǒng)分成兩個(gè)部分，控制部分 產(chǎn)生部分 ，這兩個(gè)部分分別對應(yīng)圖 ，這兩部分設(shè)計(jì)完成后，通過一張頂層的原理圖連接起來就構(gòu)成了一個(gè)完整脈沖信號發(fā)生器系統(tǒng)。 步進(jìn)電機(jī)脈沖信號控制系統(tǒng)的實(shí)現(xiàn) 在數(shù)字電路中我們可以采用計(jì)數(shù)器分頻的方法，得到所需要的脈沖信號。 采用 FPGA 控制步進(jìn)電機(jī)，利用其中的 EAB 可以構(gòu)成存放電機(jī)各相電流所需的控制波形數(shù)據(jù)表和利用 FPGA 設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路 PWM 電流波形，對多相步進(jìn)電機(jī)進(jìn)行靈活的控制。本設(shè)計(jì)是基于第三種方法而設(shè)計(jì)的，以下具體說明該方法的設(shè)計(jì)過程 [13][14][15]。它采用直接優(yōu)化 的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶接口，為用戶加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。流程可見圖 。一是邏輯功能仿 真，即對經(jīng)過合并處理的網(wǎng)表文件進(jìn)行邏輯功能的驗(yàn)證，這時(shí)不考慮布線及不同分區(qū)規(guī)劃而產(chǎn)生的時(shí)延對系統(tǒng)功能的影響，僅僅為了驗(yàn)證系統(tǒng)設(shè)計(jì)的功能；二是布局、布線后的 LCA系統(tǒng)仿真，此時(shí)要考慮不同的布線，分區(qū)規(guī)劃產(chǎn)生的各種時(shí)延對系統(tǒng)功能的影響。 Xilinx 數(shù)字系統(tǒng)現(xiàn)場集成的設(shè)計(jì)流程 Xilinx 數(shù)字系統(tǒng)現(xiàn)場集成的設(shè)計(jì)流程，主要有以下幾個(gè)部分。B)。Verilog 語言提供了各仲信號類型，分別模擬實(shí)際電路中的物理連接和物理實(shí)體。在電子產(chǎn)業(yè)界，由于Verilog HDL 所具有的通用性，它成為可支持不同層次的設(shè)計(jì)者需求的標(biāo)準(zhǔn)語言。 Verilog HDL 是一種行為描述的語言，也是一種結(jié)構(gòu)描 述的語言。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合適的芯片。同時(shí)，脈沖分配器還必須接受控制器的方向信號，從而決定其輸出的狀態(tài)轉(zhuǎn)換是按正序或者按反序轉(zhuǎn)換，于是就決定了步進(jìn)電動(dòng)機(jī)的轉(zhuǎn)向。 （ 7）高信賴性：使用步進(jìn)電機(jī)裝置與使用離合器、減速機(jī)及極限開關(guān)等其它裝置相較，步進(jìn)電機(jī)的故障及誤動(dòng)作少，所以在檢查及保養(yǎng)時(shí)也較簡單容易。 176。它是步進(jìn)電機(jī)最重要的參數(shù)之一，通常步進(jìn)電機(jī)在低速時(shí)的力矩接近保持轉(zhuǎn)矩。 、三相的為 176。電機(jī)出廠時(shí)給出了一個(gè)步距角的值，如 86BYG250A 型電機(jī)給出的值為176。 永磁式步進(jìn)電機(jī)一般為兩相，轉(zhuǎn)矩和體積較小，步進(jìn)角一般為 度 或 15 度； 反應(yīng)式步進(jìn)電機(jī)一般為三相，可實(shí)現(xiàn)大轉(zhuǎn)矩輸出，步進(jìn)角一般為 度，但噪聲和振動(dòng)都很大。 第三章詳細(xì)闡述了步進(jìn)電機(jī)控制系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)過程。 步進(jìn)電機(jī)是由輸入的脈沖信號來加以控制的。模擬電路雖然可以用來產(chǎn)生連續(xù)可調(diào)的脈沖信號，但卻難以控制，而用數(shù)字集成電路來對步進(jìn)電機(jī)進(jìn)行控制，則能克服以上缺點(diǎn)。利用脈沖疊加原理，以 Verilog HDL為實(shí)體 設(shè)計(jì)輸入，設(shè)計(jì)并實(shí)現(xiàn)了一套基于 FPGA的步進(jìn)電機(jī)控制系統(tǒng)。反應(yīng)式步進(jìn)電機(jī)的轉(zhuǎn)子磁路由軟磁材料制成，定子上有多相勵(lì)磁繞組，利用磁導(dǎo)的變化產(chǎn)生轉(zhuǎn)矩。/176。/176。由于步進(jìn)電機(jī)的輸出力矩隨速度的增大而不斷衰減，輸出功率也隨速度的增大而變化，所以保持轉(zhuǎn)矩就成為了衡量步進(jìn)電機(jī)最重要的參數(shù)之一。 )以內(nèi)，且無累計(jì)誤差，故可達(dá)到高精度的定位控制 (步進(jìn)電機(jī)的定位精度是取決于電機(jī)本身的機(jī)械加工精度 )。 （ 8）小型、高功率：步進(jìn)電機(jī)體積小、扭力大，盡管在狹窄的空間內(nèi)，仍可以順利安裝，并提供高轉(zhuǎn)矩輸出。接受 CP控制脈沖和方向電平是脈沖分配器的最基本功能。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。掉電后， FPGA 恢復(fù)成白片，內(nèi)部 邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。 Verilog HDL 是在 1983年由 GWDA(Gate way Design ， Automation)公司的 Phil Moobry 首創(chuàng)的。 Verilog HDL 語言語法介紹 Verilog HDL 最核心的就是模塊，每一個(gè)程序都必須是 由模塊組成。常用到的有 wire 類型和 reg 類型。 ②調(diào)用元件 調(diào)用元件的方法類似于在電路圖輸入方式下調(diào)入圖形符號來完成設(shè)計(jì)，該方法側(cè)重于電路的結(jié)構(gòu)描述。 （ 1）設(shè)計(jì)的輸入過程。 現(xiàn)場集成的編程方式 在現(xiàn)場可編程集成電路的應(yīng)用設(shè)計(jì)中，針對具體目標(biāo)器件，需要不同的編程方式來實(shí)現(xiàn)目標(biāo)數(shù)字系統(tǒng)的下載。 圖 ISE軟件的設(shè)計(jì)流程 （ 1） Xilinx 公司 ISE 軟件主要功能介紹 ： ISE的主要功能包括設(shè)計(jì)輸入、綜合、仿真、實(shí)現(xiàn)和下載，涵蓋了可編程邏輯器件開發(fā)的全過程，從功能上講，完成 CPLD/FPGA 的設(shè)計(jì)流程無需借助任何第三方EDA軟件。 Modelsim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級的版本 ,而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設(shè)計(jì)工具中的均是其 OEM 版本。 系統(tǒng)設(shè)計(jì)思路 本設(shè)計(jì)是以 Verilog HDL為設(shè)計(jì)手段，以 FPGA為目標(biāo)載體，實(shí)現(xiàn)對步進(jìn)電機(jī)的控制， 由 步 進(jìn)電機(jī)控制原理可知：設(shè)計(jì)步進(jìn)電機(jī)控制系統(tǒng)的實(shí)質(zhì)就是設(shè)計(jì)脈沖信號產(chǎn)生模塊輸出電機(jī)的控制脈沖，且 總體的控制要求是步進(jìn)電機(jī)的控制系統(tǒng) 脈沖信號產(chǎn)生模塊的輸出脈沖能完成定速、加速、減速，且速率和加減速度都能做到連續(xù)可調(diào)。當(dāng)改變控制波形表的數(shù)據(jù)、增加計(jì)數(shù)器的位數(shù)，提高技術(shù)精度，從而可以對步進(jìn)電機(jī)的 步進(jìn)轉(zhuǎn)角進(jìn)行任意細(xì)分，實(shí)現(xiàn)步進(jìn)轉(zhuǎn)角的精確控制。但是，該方法不能實(shí)現(xiàn)非整數(shù)的分頻，這就使輸出不是連續(xù)可調(diào)，不能達(dá)到本設(shè)計(jì) 的要求。下面分別說明兩部分的設(shè)計(jì)過程，最后說明如何將二者連接起來 [20]。 else Count16=Count16+1。 if(Count16[2:0]==339。 else Output16[11]=0。b1000_0000) Output16[8]=1。 if(Count16[10:0]==1139。 else Output16[3]=0。b1000_0000_0000_0000) Output16[0]=1。例如，要每秒鐘輸出 8000 個(gè) 脈沖，則先把8000 化成二進(jìn)制 :1111101000000，得出對應(yīng)位 a12， a11， a10， a9， a8 和 a6為 1，其余位為 0。Output16[2]。Output16[6]。Output16[10]。Output16[14]。 圖 控制部分原理框圖 下面具體說明控制部分三個(gè)模塊的具體實(shí)現(xiàn)： （ 1）頻率產(chǎn)生模塊 在脈 沖控制部分中，首先要考慮的是頻率產(chǎn)生模塊，本設(shè)計(jì)選取的基準(zhǔn)頻率為65536HZ，而一般的實(shí)驗(yàn)平臺能提供的時(shí)鐘輸入不是此數(shù)值，假設(shè)為 8MHZ，則最前端的模塊應(yīng)該是一個(gè) 65536HZ 時(shí)鐘產(chǎn)生模塊。b0。 pulse_counter=0: 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 23 頁 共 41 頁 end else if(WAVE_IN) begin if(pulse_counter==max_plus) iocounter=O。由于最大輸出的脈沖數(shù)為 65535，而且負(fù)的脈沖輸出個(gè)數(shù)沒有意義，所以，在對脈沖輸出個(gè)數(shù)的寄存器更新前，要確保新的輸出脈沖個(gè)數(shù)在 0～ 65535 之間。b0000_0001) speed=1639。 else speed=SET*839。 end endmodule 程序中 skeyout 就是輸出脈沖個(gè)數(shù)寄存器，由控制部分輸出給脈沖產(chǎn)生部分，用以控制實(shí)際輸出的脈沖個(gè)數(shù)。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 26 頁 共 41 頁 （ a）綜合 RTL原理圖 由上圖可知，脈沖控制部分邏輯功能有四個(gè)輸入端，分別為： SET(7:0)， CLK，RESET， WAVE_IN；三個(gè)輸出端： KEYOUT(15： 0)， CLKOUT， OUTPUT。但本設(shè)計(jì)是基于 FPGA 對步進(jìn)電機(jī)進(jìn)行的控制，故 用Verilog 編程使 驅(qū)動(dòng)邏輯功能模塊和控制器 模塊在 FPGA 芯片上實(shí)現(xiàn)，并進(jìn)行綜合與仿真，遺憾的事由于對相關(guān)仿真軟件的使用存在一定問題，導(dǎo)致未能仿真出結(jié)果 。系統(tǒng)采用的模塊化的設(shè)計(jì)方法，為系統(tǒng)的設(shè)計(jì)和維護(hù)提供了方便，同時(shí)也提高了系統(tǒng)性能的可擴(kuò)展性。 input [15:0]KEY。 reg [15:0]Count16。 if(Count16[1:0]==239。 else Output16[12]=0。b1000_000) Output16[9]=1。 if(Count16[9:0]==1039。 else Output16[4]=0。b1000_0000_0000_000) Output16[1]=1。 key_tmp[1]=KEY[1]amp。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 33 頁 共 41 頁 key_tmp[5]=KEY[5]amp。 key_tmp[9]=KEY[9]amp。 key_tmp[13]=KEY[ 13]amp。timescale lns/100ps module step_control( RESET, WAVE_IN, CLK, SET, CLKOUT, OUTPUT, KEYOUT)。 reg sclkout,iocontrol。 assign KEYOUT=skeyout。