【文章內(nèi)容簡介】 學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 14 頁 共 41 頁 圖 合成脈沖過程 本課題選取基準(zhǔn)時(shí)鐘為 65536HZ，輸出的脈沖信號(hào)的頻率范圍 0～ 65535pps，所以需要用一個(gè) 16 位的計(jì)數(shù)器來實(shí)現(xiàn)不同脈沖信號(hào)的輸出不同頻率的輸出脈沖之間不能重疊。有了 16種不同頻率而且互相不重疊的脈沖后，就可以提取 16 種頻率的脈沖中所需要的幾種來疊加成 0～ 65535pps 中任何頻率的輸出脈沖，從而構(gòu)成所需的連續(xù)可調(diào)的輸出脈沖。原理見下面的公式 : 1 2 3 15 160 0 0 0 0( 15 ) * / 2 ( 14 ) * / 2 ( 13 ) * / 2 .. .. .. ( 1 ) * / 2 ( 0) * / 2f a f a f a f a f a f? ? ? ? ? ? 可以看出，括號(hào)內(nèi)是一個(gè) 16 位的二進(jìn)制數(shù) (0000~FFFF)，因此，只要 0f 可以精確到 65536HZ，那么通過改變二進(jìn)制數(shù) (a15a0)，輸出 f 就可以達(dá)到連續(xù)可調(diào)。因此可以將系統(tǒng)劃分為兩個(gè)部分，脈沖發(fā)生部分和脈沖控制部分，最后將二者用一個(gè)頂層的程序連接起來， 故設(shè)計(jì)系統(tǒng)的總體框圖如圖 。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 15 頁 共 41 頁 圖 Verilog HDL 設(shè)計(jì)過程 根據(jù)上面設(shè)計(jì)的系統(tǒng) 總體框圖，用 Verilog HDL語言將各個(gè)電路模塊描述出來。為了使結(jié)果比較清晰，可以把系統(tǒng)分成兩個(gè)部分，控制部分 產(chǎn)生部分 ，這兩個(gè)部分分別對(duì)應(yīng)圖 ，這兩部分設(shè)計(jì)完成后，通過一張頂層的原理圖連接起來就構(gòu)成了一個(gè)完整脈沖信號(hào)發(fā)生器系統(tǒng)。下面分別說明兩部分的設(shè)計(jì)過程，最后說明如何將二者連接起來 [20]。 脈沖產(chǎn)生部分 脈沖產(chǎn)生模塊是步進(jìn)電機(jī)控制系統(tǒng)的核心部分，該模塊由 16bit 計(jì)數(shù)器、 16種頻率的脈沖產(chǎn)生模塊和脈沖疊加模塊組成。在由 16bit 計(jì)數(shù)器計(jì)數(shù)分頻產(chǎn)生 16種頻率信號(hào)后，根據(jù)脈沖疊加原理，利用脈沖疊加模塊疊加出連續(xù)可調(diào)的脈沖控制信號(hào)。其原理框圖如圖 所示。 脈沖控制 部分 脈沖發(fā)生 部分 外部復(fù)位信號(hào) 外部提供的時(shí)鐘 初速度 加速度 輸出脈沖總數(shù) 輸出到步進(jìn)電機(jī)的控制脈沖 65536HZ 時(shí)鐘 脈沖個(gè)數(shù)寄存器 復(fù)位信號(hào) 輸出脈沖 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 16 頁 共 41 頁 圖 脈沖產(chǎn)生部分原理框圖 下面具體說明脈沖產(chǎn)生部分三個(gè)模塊的實(shí)現(xiàn) [21][22]： （ 1） 16bit 計(jì)數(shù)器模塊 在脈沖產(chǎn)生部分中，首先，由于選取產(chǎn)生的脈沖數(shù)是 0～ 65535，根據(jù)前面的方程式可以知道，最終輸出的脈沖其實(shí)是由 1/2CLK、 1/4CLK、 1/8CLK? 1/32768CLK這 16 種脈沖中的幾 種來合成的。為了實(shí)現(xiàn)這 16 種頻率的脈沖，需要一個(gè) 16bit 的計(jì)數(shù)器。所以，這部分的第一個(gè)模塊就是用來產(chǎn)生一個(gè) 16bit 的計(jì)數(shù)器。用 Verilog語言描述如下： always@（ posedge CLK or negedge RESET） begin if(!RESTE) Count16=0。 else Count16=Count16+1。 end 程序中的 CLK 就是由控制分頻得到 65536HZ 的時(shí)鐘產(chǎn)生的 16bit 計(jì)數(shù)器的 16種狀態(tài)，提供給下一個(gè)模塊使用，以便產(chǎn)生 16 種頻率的唯一狀態(tài)，以保持一個(gè)基準(zhǔn)時(shí)鐘周 期的脈沖。 16bit計(jì)數(shù)器模 塊 16種頻率的脈沖產(chǎn)生模塊 脈沖疊加模塊 控制模塊提供的 控制模塊提供的 寄存器設(shè)定值 65536HZ 基準(zhǔn)時(shí)鐘 輸出疊加后的脈沖信號(hào) 到控制模塊 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 17 頁 共 41 頁 （ 2） 16種頻率的脈沖產(chǎn)生模塊 該模塊是 16種頻率的脈沖產(chǎn)生模塊，從前面的敘述可知，這 16種脈沖其實(shí)是以 16bit 計(jì)數(shù)器的 16 種不會(huì)重疊的狀態(tài)為條件而產(chǎn)生的。用 verilog 來實(shí)現(xiàn)，具體描述如下： always@(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 else Output16[15]=0。 if(Count16[1:0]==239。b10) Output16[14]=1。 else Output16[14]=0。 if(Count16[2:0]==339。b100) Output16[13]=1。 else Output16[13]=0。 if(Count16[3:0]==439。b1000) Output16[12]=1。 else Output16[12]=0。 if(Count16[4:0]==539。b1000_0) Output16[11]=1。 else Output16[11]=0。 if(Count16[5:0]==639。b1000_00) Output16[10]=1。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 18 頁 共 41 頁 else Output16[10]=0。 if(Count16[6:0]==739。b1000_000) Output16[9]=1。 else Output16[9]=0。 if(Count16[7:0]==839。b1000_0000) Output16[8]=1。 else Output16[8]=0。 if(Count16[8:0]==939。b1000_0000_0) Output16[7]=1。 else Output16[7]=0。 if(Count16[9:0]==1039。b1000_0000_00) Output16[6]=1。 else Output16[6]=0。 if(Count16[10:0]==1139。b1000_0000_000) Output16[5]=1。 else Output16[5]=0。 if(Count16[11:0]==1239。b1000_0000_0000) Output16[4]=1。 else Output16[4]=0。 if(Count16[12:0]==1339。b1000_0000_0000_0) Output16[3]=1。 else Output16[3]=0。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 19 頁 共 41 頁 if(Count16[13:0]==1439。b1000_0000_0000_00) Output16[2]=1。 else Output16[2]=0。 if(Count16[14:0]==1539。b1000_0000_0000_000) Output16[1]=1。 else Output16[1]=0。 if(Count16[15:0]==1639。b1000_0000_0000_0000) Output16[0]=1。 else Output16[0]=0。 end 程序中的 Output16 的 015 位，就是這 16 種頻率的脈沖，依次成 1/2 遞減，且不會(huì)重疊。其中 0utPut16（ 15）就是最高位，其頻率最高。 （ 3）脈沖疊加模塊 該模塊用來把上個(gè)模塊產(chǎn)生的 16 種脈沖疊加起來，得到最終所需要的輸出脈沖。由前面的公式可知，在指定的輸出脈沖個(gè)數(shù)下，對(duì)于這 16 種頻率的脈沖，應(yīng)從其中提取出需要的幾種進(jìn)行疊加。所以，要在每一種脈沖輸出加上輸出控制，以控制這種脈沖需不需要輸出。這個(gè)輸出控制可由 16 個(gè)兩輸入與門，一端接輸出脈沖，另一端接對(duì)應(yīng)的脈沖個(gè)數(shù)寄存器。例如，要每秒鐘輸出 8000 個(gè) 脈沖，則先把8000 化成二進(jìn)制 :1111101000000，得出對(duì)應(yīng)位 a12， a11， a10， a9， a8 和 a6為 1，其余位為 0。所以，與這些為“ 1”的位相連接的與門打開，讓對(duì)應(yīng)頻率的脈沖1/16CLK、 1/32CLK、 1/64CLK、 1/128CLK、 1/256CLK 和 1/1024CLK 輸出到 16 輸入的或門上進(jìn)行疊加。 Verilog 的描述如下所示： always@(posedge CLK or negedge RESET) begin if(!RESET) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 20 頁 共 41 頁 swave_out=0。 else begin key_tmp[0]=KEY[0]amp。Output16[0]。 key_tmp[1]=KEY[1]amp。Output16[1]。 key_tmp[2]=KEY[2]amp。Output16[2]。 key_tmp[3]=KEY[3]amp。Output16[3]。 key_tmp[4]=KEY[4]amp。Output16[4]。 key_tmp[5]=KEY[5]amp。Output16[5]。 key_tmp[6]=KEY[6]amp。Output16[6]。 key_tmp[7]=KEY[7]amp。Output16[7]。 key_tmp[8]=KEY[8]amp。Output16[8]。 key_tmp[9]=KEY[9]amp。Output16[9]。 key_tmp[10]=KEY[10]amp。Output16[10]。 key_tmp[11]=KEY[11]amp。Output16[11]。 key_tmp[12]=KEY[12]amp。Output16[12]。 key_tmp[13]=KEY[13]amp。Output16[13]。 key_tmp[14]=KEY[14]amp。Output16[14]。 key_tmp[15]=KEY[15]amp。Output16[15]。 swave_out=key_tmp[0]︳ key_tmp[1]︳ key_tmp[2]︳ key_tmp[3]︳ key_tmp[4]︳key_tmp[5]︳ key_tmp[6]︳ key_tmp[7]︳ key_tmp[8]︳ key_tmp[9]︳ key_tmp[10]︳ key_tmp[11]︳ key_tmp[12]︳ key_tmp[13]︳ key_tmp[14]︳ key_tmp[15]。 end 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 21 頁 共 41 頁 end endmodule 綜合上述各模塊的功能，設(shè)計(jì)脈沖發(fā)生部分總體程 序見附錄中（ 1）。 控制模塊 步進(jìn)電機(jī)控制系統(tǒng)的控制模塊的主要功能是處理控制系統(tǒng)接收外部信息，如復(fù)位信號(hào)，電機(jī)轉(zhuǎn)速等信息，控制系統(tǒng)的核心 脈沖產(chǎn)生電路產(chǎn)生控制步進(jìn)電機(jī)的脈沖信號(hào)以及系統(tǒng)輸出脈沖的總數(shù)和速度。根據(jù)其所要實(shí)現(xiàn)的功能，經(jīng)分析可知該模塊主要由頻率產(chǎn)生模塊，總輸出脈沖數(shù)控制模塊和每秒輸出的脈沖個(gè)數(shù)寄存器更新模塊構(gòu)成。其原理框圖如圖 。 圖 控制部分原理框圖 下面具體說明控制部分三個(gè)模塊的具體實(shí)現(xiàn)： （ 1）頻率產(chǎn)生模塊 在脈 沖控制部分中，首先要考慮的是頻率產(chǎn)生模塊，本設(shè)計(jì)選取的基準(zhǔn)頻率為65536HZ，而一般的實(shí)驗(yàn)平臺(tái)能提供的時(shí)鐘輸入不是此數(shù)值，假設(shè)為 8MHZ，則最前端的模塊應(yīng)該是一個(gè) 65536HZ 時(shí)鐘產(chǎn)生模塊。要實(shí)現(xiàn)從 8MHZ 的時(shí)鐘輸入分頻到65536HZ，至少需要一個(gè) 7bit 的計(jì)數(shù)器。所以，開始的時(shí)候直接用 verilog 描述一個(gè) 7bit 的計(jì)數(shù)器。然而，結(jié)合后續(xù)所需模塊，分析可知，由于需要可調(diào)的加速度，所以，系統(tǒng)每秒鐘都要根據(jù)加速度調(diào)整輸出脈沖的個(gè)數(shù)。而這就需要一個(gè) 23bit 的頻率產(chǎn)生模塊 每秒輸出的脈沖個(gè)數(shù)寄存器更新模塊 總輸出脈沖數(shù)控制模塊 與門 65536HZ 基準(zhǔn)時(shí)鐘 脈沖產(chǎn)生模塊 寄存器的數(shù)值輸出到 脈沖產(chǎn)生模塊 8MHZ 時(shí)鐘 1HZ的 時(shí)鐘信號(hào) 脈沖產(chǎn)生模塊 產(chǎn)生的脈沖信號(hào) 最終 輸出 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 22 頁 共 41 頁 計(jì)數(shù)器來實(shí)現(xiàn)，在每一秒的最后面，系統(tǒng)實(shí)施輸出脈沖 個(gè)數(shù)的更新，也就是重新更新輸出脈沖數(shù)分給寄存器。而通過 23bit 的時(shí)鐘，完全可以同時(shí)用來實(shí)現(xiàn)把輸入8MHZ 時(shí)鐘分頻到 65536HZ 的功能，這樣可以節(jié)省一個(gè) 8bit 的計(jì)數(shù)器，以節(jié)省資源。綜上所述，所需的模塊將可以用 Verilog 語言描述如下 : always@(posedge CLK or negedge RESET) begin if(!RESET) begin sclkout=0。 count23=839。b0。 end else begin count23=count23+1。 if(count23==839。b1111_1111) sclkout=1。 else sclkout=O。 end end 程序中， CLK為輸入 8MHZ 的時(shí)鐘， sclkout 為每一個(gè)周期 (每秒 )的結(jié)束信號(hào)，供后面的模塊使用。 （ 2）總輸出脈沖數(shù)控制模塊 該模塊可以用一個(gè)