【正文】 連接?！握{入二輸入與門，名字為 c2 ③用“ always”過程塊賦值 基本結構如： always (敏感信號表達式 ) begin ∥邏輯功能描述 end 一旦敏感信號變 化，便執(zhí)行后面的程序。 （ 2）設計的實現過程。目前大多數 FPGA 芯片均采用 ISP 編程技術。 綜合： ISE 的綜合工具不但包含了 Xilinx 自身提供的綜合工具 XST，同時Verilog HDL源程序的編寫 編譯和綜合 邏輯功能仿真 布局布線 系統(tǒng)時延 仿真 設計實現 下載到 FPGA器件上進行硬件功能驗證 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 11 頁 共 41 頁 還可以內嵌 Mentor Graphics 公司的 Leonardo Spectrum 和 Synplicity 公司的Synplify，實現無縫鏈接。 Modelsim SE 支持PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標準； Mentor Graphics 公司提供業(yè)界最好的技術支持與服務。 步進電機的驅動方式實現 步進電機的細分控制本質上是對步進電機勵磁 繞組中的電流進行控制，在普通驅動方式下，驅動電路只是通過對電動機繞組激磁電流的 “ 開 ” 和 “ 關 ” ，使步進電動機轉子以其本身的步距角分步旋轉。用單片機和 DSP 的控制都難以達到同樣的控制效果。 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 14 頁 共 41 頁 圖 合成脈沖過程 本課題選取基準時鐘為 65536HZ，輸出的脈沖信號的頻率范圍 0～ 65535pps，所以需要用一個 16 位的計數器來實現不同脈沖信號的輸出不同頻率的輸出脈沖之間不能重疊。在由 16bit 計數器計數分頻產生 16種頻率信號后，根據脈沖疊加原理，利用脈沖疊加模塊疊加出連續(xù)可調的脈沖控制信號。 16bit計數器模 塊 16種頻率的脈沖產生模塊 脈沖疊加模塊 控制模塊提供的 控制模塊提供的 寄存器設定值 65536HZ 基準時鐘 輸出疊加后的脈沖信號 到控制模塊 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 17 頁 共 41 頁 （ 2） 16種頻率的脈沖產生模塊 該模塊是 16種頻率的脈沖產生模塊，從前面的敘述可知，這 16種脈沖其實是以 16bit 計數器的 16 種不會重疊的狀態(tài)為條件而產生的。 else Output16[13]=0。b1000_00) Output16[10]=1。 if(Count16[8:0]==939。 else Output16[5]=0。b1000_0000_0000_00) Output16[2]=1。 end 程序中的 Output16 的 015 位，就是這 16 種頻率的脈沖，依次成 1/2 遞減，且不會重疊。 Verilog 的描述如下所示： always(posedge CLK or negedge RESET) begin if(!RESET) 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 20 頁 共 41 頁 swave_out=0。Output16[3]。Output16[7]。Output16[11]。Output16[15]。所以，開始的時候直接用 verilog 描述一個 7bit 的計數器。 if(count23==839。 end WAVE_IN 是脈沖產生部分的脈沖信號輸出，輸入到脈沖控制部分，每輸入一個WAVE_IN，代表著輸出一個控制步進電機的脈沖。對于正的加速度，大于 65535的結果被強制為系統(tǒng)所能輸出的最大脈沖數 65535。 else if(SET==839。 end else//if(sclkout==1) begin if(speedup[16]==0) skeyout=skeyout+speedup[15:0]。而速度則由外部的 DIP開關設定。 pulse_counter 是輸出的脈沖個數計數器，當其沒有達到設定的總輸出脈沖個數 max_plus 的時候， iocontrol為‘ 1’， WAVE_IN 一直輸出到 OUTPUT。 FPGA 是集成電路設計的一個強大工具，是 EDA 家族中一個極其重要的成員，也是一門很先進的工具，特別是在數字電路為主的設計中應用更為廣泛。最后在仿真中取得了良好的效果，使步進電機達到了較高的工作性能，從而進一步證明了設計的正確性。 output WAVE_OUT。 assign WAVE_OUT=swave_out。 else Output16[14]=0。b1000_0) Output16[11]=1。 if(Count16[7:0]==839。 else Output16[6]=0。b1000_0000_0000_0) Output16[3]=1。 if(Count16[15:0]==1639。 key_tmp[2]=KEY[2]amp。 key_tmp[6]=KEY[6]amp。 key_tmp[10]=KEY[10]amp。 key_tmp[14]=KEY[14]amp。 input WAVE_IN。 reg [15:0]skeyout。 iocontrol。 end else begin count23=count23+1。 end always(posedge sclkout or negedge RESET) //(RESET,SET,sclkout,skeyout,speedup) if(!RESET) begin skeyout=0。b0000_0001_0000_0000。b1111_1111。timescale lns/100ps module step_top(RESET,CLK,SET,OUTPUT,k_out)。 endmodule 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 39 頁 共 41 頁 參考文獻 [1]謝為 .控制電機 [M].北京 .中國電力出版社 .2021 .23 [2]揚渝欽 .控制電機 [M].北京 .機械工業(yè)出版社 .~57 [3]許實 章主編 .電機學（ M） .第 3版 .北京 .機械工業(yè)出版社 . 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