【正文】 SET， WAVE_IN；三個輸出端： KEYOUT(15： 0)， CLKOUT， OUTPUT。 （ b） 綜合 RTL原理圖內部結構部分 由上面的部分內部結構圖可知：時鐘模塊 CLK 產生 16bit 計數(shù)器 COUNT up 單元中的 16 種狀態(tài)，送入到脈沖產生模塊，最后將該模塊產生的 16 種脈沖疊加輸出需要的脈沖到控制部分。 綜合上述各模塊的功能，設計控制部分總體程序見附錄中（ 2）。而速度則由外部的 DIP開關設定。 end endmodule 程序中 skeyout 就是輸出脈沖個數(shù)寄存器，由控制部分輸出給脈沖產生部分，用以控制實際輸出的脈沖個數(shù)。(skeyout=speedup[15:0])) skeyout=skeyoutspeedup[15:0]。 //end //else begin if((skeyoutspeedup[15:0]=speed)amp。 end else//if(sclkout==1) begin if(speedup[16]==0) skeyout=skeyout+speedup[15:0]。 else speed=SET*839。b0000_0011) speed=1639。b0000_0001_0000_0000。 else if(SET==839。b0000_0001) speed=1639。b0000_0000) speed=0。用 verilog 描述如下 : always(posedge sclkout or negedge RESET) //(RESET， SET,sclkout， skeyout， speedup) if(!RESERT) begin skeyout=0。對于正的加速度，大于 65535的結果被強制為系統(tǒng)所能輸出的最大脈沖數(shù) 65535。由于最大輸出的脈沖數(shù)為 65535，而且負的脈沖輸出個數(shù)沒有意義，所以，在對脈沖輸出個數(shù)的寄存器更新前，要確保新的輸出脈沖個數(shù)在 0～ 65535 之間。 （ 3）每秒輸出的脈沖個數(shù)寄存器更新模塊 對輸出脈沖個數(shù)寄存器的更新，可以利用前端模塊產生的控制信號 sclkout，在每一周期 (秒 )的最后一個脈沖輸出后進行更新。當輸出脈沖個數(shù)計數(shù) 器 pulse_counter 沒有達到設定的總輸出脈沖個數(shù) max_plus 的時候， iocontrol 為‘ 1’， WAVE_IN 一直輸出到 OUTPUT。 end WAVE_IN 是脈沖產生部分的脈沖信號輸出，輸入到脈沖控制部分，每輸入一個WAVE_IN，代表著輸出一個控制步進電機的脈沖。 pulse_counter=0: 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 23 頁 共 41 頁 end else if(WAVE_IN) begin if(pulse_counter==max_plus) iocounter=O。 （ 2）總輸出脈沖數(shù)控制模塊 該模塊可以用一個 23 bit 的計數(shù)器和一個輸出開關來實現(xiàn)對總輸出脈沖個數(shù)的控制。 else sclkout=O。 if(count23==839。b0。綜上所述，所需的模塊將可以用 Verilog 語言描述如下 : always(posedge CLK or negedge RESET) begin if(!RESET) begin sclkout=0。而這就需要一個 23bit 的頻率產生模塊 每秒輸出的脈沖個數(shù)寄存器更新模塊 總輸出脈沖數(shù)控制模塊 與門 65536HZ 基準時鐘 脈沖產生模塊 寄存器的數(shù)值輸出到 脈沖產生模塊 8MHZ 時鐘 1HZ的 時鐘信號 脈沖產生模塊 產生的脈沖信號 最終 輸出 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 22 頁 共 41 頁 計數(shù)器來實現(xiàn)，在每一秒的最后面，系統(tǒng)實施輸出脈沖 個數(shù)的更新，也就是重新更新輸出脈沖數(shù)分給寄存器。所以，開始的時候直接用 verilog 描述一個 7bit 的計數(shù)器。 圖 控制部分原理框圖 下面具體說明控制部分三個模塊的具體實現(xiàn)： （ 1）頻率產生模塊 在脈 沖控制部分中，首先要考慮的是頻率產生模塊，本設計選取的基準頻率為65536HZ，而一般的實驗平臺能提供的時鐘輸入不是此數(shù)值，假設為 8MHZ，則最前端的模塊應該是一個 65536HZ 時鐘產生模塊。根據(jù)其所要實現(xiàn)的功能，經分析可知該模塊主要由頻率產生模塊，總輸出脈沖數(shù)控制模塊和每秒輸出的脈沖個數(shù)寄存器更新模塊構成。 end 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 21 頁 共 41 頁 end endmodule 綜合上述各模塊的功能，設計脈沖發(fā)生部分總體程 序見附錄中（ 1）。Output16[15]。Output16[14]。Output16[13]。Output16[12]。Output16[11]。Output16[10]。Output16[9]。Output16[8]。Output16[7]。Output16[6]。Output16[5]。Output16[4]。Output16[3]。Output16[2]。Output16[1]。Output16[0]。 Verilog 的描述如下所示： always(posedge CLK or negedge RESET) begin if(!RESET) 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 20 頁 共 41 頁 swave_out=0。例如，要每秒鐘輸出 8000 個 脈沖，則先把8000 化成二進制 :1111101000000，得出對應位 a12， a11， a10， a9， a8 和 a6為 1，其余位為 0。所以，要在每一種脈沖輸出加上輸出控制，以控制這種脈沖需不需要輸出。 （ 3）脈沖疊加模塊 該模塊用來把上個模塊產生的 16 種脈沖疊加起來，得到最終所需要的輸出脈沖。 end 程序中的 Output16 的 015 位，就是這 16 種頻率的脈沖，依次成 1/2 遞減，且不會重疊。b1000_0000_0000_0000) Output16[0]=1。 else Output16[1]=0。 if(Count16[14:0]==1539。b1000_0000_0000_00) Output16[2]=1。 else Output16[3]=0。 if(Count16[12:0]==1339。b1000_0000_0000) Output16[4]=1。 else Output16[5]=0。 if(Count16[10:0]==1139。b1000_0000_00) Output16[6]=1。 else Output16[7]=0。 if(Count16[8:0]==939。b1000_0000) Output16[8]=1。 else Output16[9]=0。 if(Count16[6:0]==739。b1000_00) Output16[10]=1。 else Output16[11]=0。 if(Count16[4:0]==539。b1000) Output16[12]=1。 else Output16[13]=0。 if(Count16[2:0]==339。b10) Output16[14]=1。 else Output16[15]=0。 16bit計數(shù)器模 塊 16種頻率的脈沖產生模塊 脈沖疊加模塊 控制模塊提供的 控制模塊提供的 寄存器設定值 65536HZ 基準時鐘 輸出疊加后的脈沖信號 到控制模塊 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 17 頁 共 41 頁 （ 2） 16種頻率的脈沖產生模塊 該模塊是 16種頻率的脈沖產生模塊，從前面的敘述可知，這 16種脈沖其實是以 16bit 計數(shù)器的 16 種不會重疊的狀態(tài)為條件而產生的。 else Count16=Count16+1。所以，這部分的第一個模塊就是用來產生一個 16bit 的計數(shù)器。 脈沖控制 部分 脈沖發(fā)生 部分 外部復位信號 外部提供的時鐘 初速度 加速度 輸出脈沖總數(shù) 輸出到步進電機的控制脈沖 65536HZ 時鐘 脈沖個數(shù)寄存器 復位信號 輸出脈沖 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 16 頁 共 41 頁 圖 脈沖產生部分原理框圖 下面具體說明脈沖產生部分三個模塊的實現(xiàn) [21][22]： （ 1） 16bit 計數(shù)器模塊 在脈沖產生部分中，首先，由于選取產生的脈沖數(shù)是 0～ 65535，根據(jù)前面的方程式可以知道，最終輸出的脈沖其實是由 1/2CLK、 1/4CLK、 1/8CLK? 1/32768CLK這 16 種脈沖中的幾 種來合成的。在由 16bit 計數(shù)器計數(shù)分頻產生 16種頻率信號后，根據(jù)脈沖疊加原理，利用脈沖疊加模塊疊加出連續(xù)可調的脈沖控制信號。下面分別說明兩部分的設計過程，最后說明如何將二者連接起來 [20]。 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 15 頁 共 41 頁 圖 Verilog HDL 設計過程 根據(jù)上面設計的系統(tǒng) 總體框圖，用 Verilog HDL語言將各個電路模塊描述出來。原理見下面的公式 : 1 2 3 15 160 0 0 0 0( 15 ) * / 2 ( 14 ) * / 2 ( 13 ) * / 2 .. .. .. ( 1 ) * / 2 ( 0) * / 2f a f a f a f a f a f? ? ? ? ? ? 可以看出，括號內是一個 16 位的二進制數(shù) (0000~FFFF)，因此，只要 0f 可以精確到 65536HZ，那么通過改變二進制數(shù) (a15a0)，輸出 f 就可以達到連續(xù)可調。 中北大學 信息商務學院 2021 屆畢業(yè)設計說明書 第 14 頁 共 41 頁 圖 合成脈沖過程 本課題選取基準時鐘為 65536HZ，輸出的脈沖信號的頻率范圍 0～ 65535pps，所以需要用一個 16 位的計數(shù)器來實現(xiàn)不同脈沖信號的輸出不同頻率的輸出脈沖之間不能重疊。但是，該方法不能實現(xiàn)非整數(shù)的分頻，這就使輸出不是連續(xù)可調，不能達到本設計 的要求。因此，在此研究中，我們選用脈寬調制式細分驅動電路 [16][17]。由于電機繞組是一個感性負載，對電流有一定的濾波作用，而且脈寬調制電路的調制頻率較高，一般大于20kHz， 因此，雖然是斷續(xù)通電，但電機繞組中的電流還是較平穩(wěn)的。用單片機和 DSP 的控制都難以達到同樣的控制效果。當改變控制波形表的數(shù)據(jù)、增加計數(shù)器的位數(shù)，提高技術精度，從而可以對步進電機的 步進轉角進行任意細分，實現(xiàn)步進轉角的精確控制。細分驅動方式下，由于步距角小，步進電機的控制精度明顯提高，同時這種驅動方式又有效抑制低速運行中產生的噪聲和振蕩現(xiàn)象。由此可以推論 ： 如果能夠進一步仔細地控制兩磁極電磁吸引力的大小，使轉子磁極獲得更多種由于兩相定子磁極的電磁吸引力差異而形成的平衡定位位置。 步進電機的驅動方式實現(xiàn) 步進電機的細分控制本質上是對步進電機勵磁 繞組中的電流進行控制，在普通驅動方式下，驅動電路只是通過對電動機繞組激磁電流的 “ 開 ” 和 “ 關 ” ，使步進電動機轉子以其本身的步距角分步旋轉。 系統(tǒng)設計思路 本設計是以 Verilog HDL為設計手段，以 FPGA為目標載體，實現(xiàn)對步進電機的控制， 由 步 進電機控制原理可知：設計步進電機控制系統(tǒng)的實質就是設計脈沖信號產生模塊輸出電機的控制脈沖，且 總體的控制要求是步進電機的控制系統(tǒng) 脈沖信號產生模塊的輸出脈沖能完成定速、加速、減速，且速率和加減速度都能做到連續(xù)可調。目前應用最多的是單片機的控制方法。采用前兩種方法設計都存在著一定程度的缺陷，而采用專用邏輯電路來設計脈沖信號發(fā)生器，即用硬件的方法來實現(xiàn)，可以在能夠輸出連續(xù)可調的不同頻率的脈沖信號的同時，系統(tǒng)又具有更高的可靠性和穩(wěn)定性。 Modelsim SE 支持PC、 UNIX 和 LINUX 混合平臺；提供全面完善以及高性能的驗證功能；全面支持業(yè)界廣泛的標準； Mentor Graphics 公司提供業(yè)界最好的技術支持與服務。 Modelsim 分幾種不同的版本： SE、 PE、 LE 和 OEM，其中 SE 是最高級的版本 ,而集成在 Actel、 Atmel、 Altera、 Xilinx 以及 Lattice 等 FPGA 廠商設計工具中的均是其 OEM 版本。 （ 2） Modelsim 簡介： Mentor 公司的 Modelsim 是業(yè)界最優(yōu)秀的 HDL 語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持 VHDL 和 Verilog 混合仿真的仿真器。 實現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時序分析、管腳指定以及增量設計等高級功能。 綜合： ISE 的綜合工具不但包含了 Xilinx 自身提供的綜合工具 XST，同時Verilog HDL源程序的編寫