【正文】 控制分頻得到 65536HZ 的時鐘產(chǎn)生的 16bit 計數(shù)器的 16種狀態(tài)，提供給下一個模塊使用，以便產(chǎn)生 16 種頻率的唯一狀態(tài)，以保持一個基準時鐘周 期的脈沖。b100) Output16[13]=1。 if(Count16[5:0]==639。 else Output16[8]=0。b1000_0000_000) Output16[5]=1。 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 19 頁 共 41 頁 if(Count16[13:0]==1439。 else Output16[0]=0。所以，與這些為“ 1”的位相連接的與門打開，讓對應頻率的脈沖1/16CLK、 1/32CLK、 1/64CLK、 1/128CLK、 1/256CLK 和 1/1024CLK 輸出到 16 輸入的或門上進行疊加。 key_tmp[3]=KEY[3]amp。 key_tmp[7]=KEY[7]amp。 key_tmp[11]=KEY[11]amp。 key_tmp[15]=KEY[15]amp。要實現(xiàn)從 8MHZ 的時鐘輸入分頻到65536HZ，至少需要一個 7bit 的計數(shù)器。 end else begin count23=count23+1。 else pulse_counter=pulse_counter+1。因此，可以把加速度分為正和負兩種情況，在和前一秒輸出的脈沖個數(shù)相加前先進行判斷。b0000_0000_1000_0000。b1111_1111。所以在本設(shè)計中，總輸出脈沖個數(shù)和加速度這兩個參數(shù)預先設(shè)定在 Verilog 描述的電路之中，修改參數(shù)后重新編譯 Verilog 程序便可實現(xiàn)不同參數(shù)的錄入。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 由上面的部分內(nèi)部結(jié)構(gòu)圖可知：計數(shù)器 COUNT up 模塊是一個 23bit 計數(shù)器，它和輸出開關(guān) RESET 共同來實現(xiàn)對總脈沖個數(shù)的控制。 鑒于步進電機具有以脈沖進行控制的特點，使得本設(shè)計用 FPGA 來對其控制具備了一定的可行性。對于采用的硬件描述語言 Verilog HDL，該語言較容易理解，最大的好處就是不受器件的限制，可以完全無障礙移植到任何其它半導體公司的 FPGA/CPLD 上去使用。 output [15:0]k_out。 reg [15:0]key_tmp。b10) Output16[14]=1。 if(Count16[4:0]==539。 else Output16[9]=0。b1000_0000_00) Output16[6]=1。 if(Count16[12:0]==1339。 else Output16[1]=0。Output16[1]。Output16[5]。Output16[9]。Output16[13]。 input RESET。 reg [7:0]count23。 assign OUTPUT=WAVE_IN amp。b0。 else pulse_counter=pulse_counter+1。b0000_0001) speed=1639。 else speed=SET*839。 end endmodule （ 3）連接兩個模塊的頂層部分： 39。 step_wave step_wave1(.CLK(CLKOUT), .RESET(RESET), .KEY(KEYOUT), .k_out(k_out), .WAVE_OUT(WAVE_OUT))。 output OUTPUT。 //end //else begin if((skeyoutspeedup[15:0]=speed)amp。b0000_0000_1000_0000。 else if(SET==839。 else sclkout=0。 assign max_plus=2439。 wire [16:0]speedup。 output CLKOUT。Output16[15]。Output16[11]。Output16[7]。Output16[3]。 end always(posedge CLK or negedge RESET) begin if(!RESET) swave_out=0。b1000_0000_0000_00) Output16[2]=1。 else Output16[5]=0。 if(Count16[8:0]==939。b1000_00) 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 31 頁 共 41 頁 Output16[10]=1。 else Output16[13]=0。 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 30 頁 共 41 頁 else Count16=Count16+1。 wire WAVE_OUT。 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 29 頁 共 41 頁 附 錄 （ 1） 脈沖發(fā)生部分總體程序： 39。而且，應用 FPGA 控制步進電機電路設(shè)計簡單、價格低廉、應用方便、系統(tǒng)可靠、靈活性大，運轉(zhuǎn)平穩(wěn)，轉(zhuǎn)動誤差小。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 上圖顯示出脈沖產(chǎn)生部分和控制部分之間的邏輯關(guān)系，脈沖產(chǎn)生部分經(jīng) WAVE_IN輸出的脈沖輸入到脈沖控制部分，由脈沖控制部分最終輸出控制脈沖給步進電機的脈沖分配器，以此來控制電機。 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 25 頁 共 41 頁 5 系統(tǒng)邏輯功能的實現(xiàn) 脈沖產(chǎn)生部分邏輯功能實現(xiàn) 綜合后的 RTL 原理圖如下圖 （ a）和 （ b） 所示： 圖 （ a） RTL原理圖 由上圖可清楚的看到：脈沖產(chǎn)生部分的邏輯功能模塊有三個輸入端，分別為：KEY(15:0)， CLK， RESET；兩個輸出端： k_out（ 15:0）， WAVE_OUT(15:0)。amp。 else if(SET==839。 if(SET==839。當 pulse_counter 達到 maxplus 的時候， iocontrol 為‘ 0’， WAVE_IN 被屏蔽掉，系統(tǒng)不輸出脈沖。 end end 程序中， CLK為輸入 8MHZ 的時鐘， sclkout 為每一個周期 (每秒 )的結(jié)束信號，供后面的模塊使用。而通過 23bit 的時鐘，完全可以同時用來實現(xiàn)把輸入8MHZ 時鐘分頻到 65536HZ 的功能，這樣可以節(jié)省一個 8bit 的計數(shù)器，以節(jié)省資源。 控制模塊 步進電機控制系統(tǒng)的控制模塊的主要功能是處理控制系統(tǒng)接收外部信息，如復位信號，電機轉(zhuǎn)速等信息，控制系統(tǒng)的核心 脈沖產(chǎn)生電路產(chǎn)生控制步進電機的脈沖信號以及系統(tǒng)輸出脈沖的總數(shù)和速度。 key_tmp[13]=KEY[13]amp。 key_tmp[9]=KEY[9]amp。 key_tmp[5]=KEY[5]amp。 key_tmp[1]=KEY[1]amp。由前面的公式可知，在指定的輸出脈沖個數(shù)下，對于這 16 種頻率的脈沖，應從其中提取出需要的幾種進行疊加。b1000_0000_0000_000) Output16[1]=1。 else Output16[4]=0。 if(Count16[9:0]==1039。b1000_000) Output16[9]=1。 else Output16[12]=0。 if(Count16[1:0]==239。為了實現(xiàn)這 16 種頻率的脈沖，需要一個 16bit 的計數(shù)器。因此可以將系統(tǒng)劃分為兩個部分，脈沖發(fā)生部分和脈沖控制部分，最后將二者用一個頂層的程序連接起來， 故設(shè)計系統(tǒng)的總體框圖如圖 。和斬波式細分驅(qū)動電路相比，脈寬調(diào)制式細分驅(qū)動電路的控制精度高，工作頻率穩(wěn)定，它的作用是將給定的電壓信號調(diào)值制成接近連續(xù)的信號，角速度的波動也隨著細分數(shù)的增大而減小，一般角速度波動與步距角成正比，與細分數(shù)成反比。 步進電機細分驅(qū)動方式就是應用了中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 13 頁 共 41 頁 這一原理，在細分驅(qū)動時，細分控制器通過控制各相激磁繞 組電流的逐步增大及逐步減小，讓轉(zhuǎn)子處于多個磁力平衡狀態(tài)使電機內(nèi)部的合成磁場為均勻的圓形旋轉(zhuǎn)磁場，實現(xiàn)步距角變小、電動機的旋轉(zhuǎn)得到細化的目的。 對于模擬電路的方法目前已經(jīng)很少采用，本設(shè)計就不再敘述。 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計文件轉(zhuǎn)換為位流文件，還包括了 IMPACT，功能是進行芯片配置和通信，控制將程序燒寫到 FPGA 芯片中去。編譯和綜合沒有錯誤后，再在 ISE中調(diào)用外掛的 Modelsim SE軟件進行邏輯功能仿真，確認沒有錯誤后再進行 FPGA的布局和布線，并進一步進行整個系統(tǒng)的時延仿真。 （ 3）設(shè)計的仿真過程。 Xilinx 簡介及相關(guān)軟件工具 Xilinx 數(shù)字系統(tǒng)現(xiàn)場集成技術(shù) 所謂現(xiàn)場集成技術(shù)，是指一個數(shù)字系統(tǒng)的單片化設(shè)計和實現(xiàn)可以在實驗室現(xiàn)場進行，是指采用 FPGA、 CPLD 為代表 的可編程邏輯器件作為數(shù)字系統(tǒng)實現(xiàn)的目標載中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 9 頁 共 41 頁 體來進行的數(shù)字系統(tǒng)單片的現(xiàn)場設(shè)計、現(xiàn)場仿真、現(xiàn)場實現(xiàn)的技術(shù)。該方法簡單，只需將邏輯表達式放在“ assign”后即可。 （ 2）端口定義 對模塊的輸入輸出端口要明確說明，格式如下 : Input 端口名 1，端口名 2， 端口名 N；∥輸入端口 Output 端口名 1，端口名 2， 端口名 N；∥輸 出端口 Inout 端口名 1，端口名 2,端口名 N；∥輸入∕輸出端口 端口是模塊與外界或其他模塊連接或通信的信號線，有三種類型。 1989年 ， Cadence公司收購 GDA 公司， Verilog HDL 語言成了 Cadence 公司的財產(chǎn)。 Verilog HDL 簡介 Verilog HDL 是一種用于數(shù)字系統(tǒng)設(shè)計的語言。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。每來一個 CP控制脈沖，脈沖分配器的輸出轉(zhuǎn) 換一次。也因其屬開回路控制，故最適合于在短距離、高頻度、高精度之定位控制的場合下使用。 (半步中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 4 頁 共 41 頁 級 )，是非常小的；停止定位精度誤差皆在177。如果使用細分驅(qū)動器，則 “ 相數(shù) ” 將變得沒有意義，用戶只需在驅(qū)動器上改 變細分數(shù)，就可以改變步距角。電機相數(shù)不同，其步距角也不同，一般二相電機的步距角為176。它又分為兩相和五相： 兩相步進角一般為 度 ， 而五相步進角一般為 度。隨著微電子和計算機技術(shù)的發(fā)展，步進電機的需求量與日俱增，在國民經(jīng)濟各個領(lǐng)域都有應用 。 本設(shè)計首先在第一章對步進電機作了概述，并初步介紹了其控制原理，最后在此基礎(chǔ)上提出設(shè)計的核心部分所在。它可以通過控制脈沖個數(shù)來控制角位移量，從而達到準確定位的目的；同時可以通過控制脈沖頻率來控制電機轉(zhuǎn)動的速度和加速度，從而達到調(diào)速的目的。采用 Verilog HDL的設(shè)計方法有著不依賴器件、移植容易、能加快設(shè)計的特點。 第四章對相應的步進電機控制模塊進行邏輯功能綜合，理論驗證其設(shè)計的可行性。對于三相步進電機而言，向 A、 B、 C 繞組分別通以相位相差 2/3π ， 而幅值相同的正弦波電流 (圖) ，則合成的電流矢量在空間做幅值恒定的旋轉(zhuǎn)運動，其對應的合成磁場矢量也作相應的旋轉(zhuǎn)從而形成旋轉(zhuǎn)力矩（圖 ）。 、整步工作時為 176。/176。 步進電機的特征 （ 1）高精度的定位：步進電機最大特征即是能夠簡單的做到高精度的 定位控制。 （ 3）具有定位保持力：步進電機在停止狀態(tài)下 (無脈沖信號輸入時 )，仍具有激磁保持力， 故即使不依靠機械式的剎車，也能做到停止位置的保持。由圖 可以看出，步進電機的總旋轉(zhuǎn)角度與輸入脈沖總數(shù)成正比，而步進電機的轉(zhuǎn)速與每秒的輸入脈沖數(shù)目（脈沖速率： Pulse rate）成正比 [5][6]。 通過步進電機控制原理可以得出結(jié)論：設(shè)計步進電機控制系統(tǒng)的實質(zhì)就是設(shè)計脈沖信號產(chǎn)生模塊輸出電機的控制脈沖。 （ 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。當需要修改 FPGA 功能時，只需換一片 EPROM 即可。 19841985年 Phil Moobry 設(shè)計出了第一個名為 VerilogXL的仿真器。 （ 1）模塊聲明 模塊聲明包括模塊的名字和模塊輸入、輸出端口的列表。 中北大學 信息商務學院 2021 屆畢業(yè)設(shè)計說明書 第 8 頁 共 41 頁 wire 型 :最常用的連線型變量，實現(xiàn)各種物理