【正文】 endmodule 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 39 頁 共 41 頁 參考文獻(xiàn) [1]謝為 .控制電機(jī) [M].北京 .中國電力出版社 .2021 .23 [2]揚(yáng)渝欽 .控制電機(jī) [M].北京 .機(jī)械工業(yè)出版社 .~57 [3]許實(shí) 章主編 .電機(jī)學(xué)（ M） .第 3版 .北京 .機(jī)械工業(yè)出版社 . [4]哈爾濱工業(yè)大學(xué) ,成都電機(jī)廠 .步進(jìn)電動(dòng)機(jī) [M].北京 .科學(xué)出社 . [5]孫建忠 ,百鳳仙 .特種電機(jī)及其控制 [M].北京 .中國水利水電出版社 . [6]趙君有 ,張愛軍 .控制電 [M]機(jī) .北京 .中國水利水電出版社 . [7]Samir Palnitkar 等著 .Verilog HDL 數(shù)字設(shè)計(jì)與綜合（第二版） [M].北京 .電子工業(yè)出版社 .~68 [8]王誠等著 .FPGA\CPLD設(shè)計(jì)工具 Xinlin ISE詳解 [M].北京 .人民郵電出版社 .2021. 69 [9],and Digital Logic Circuits in Xilinx 6000 Family Soft Computing in Engineering Design and Manufacturing,1998 [10]Xilinx Databook:XC4000E and XC4000X Series Field Programmable Gate Arrays Product Specification, edition,1997 [11]Xilinx XC6200 Field Programmable Gate Arrays Product Specification， edition,1997. [12]王細(xì) ,卓興旺 .基于 Verilog HDL 的數(shù)字系統(tǒng)應(yīng)用設(shè)計(jì) [M].第 2 版 .北京 .國防工業(yè)出版社 . [13]張少林 .基于 FPGA 的步進(jìn)電機(jī)控制系統(tǒng)的數(shù)字硬件 設(shè)計(jì)研究 . 碩士學(xué)位論文 .電子科技大學(xué) .2021 [14]汪厚新 .采用 FPGA 的步進(jìn)電機(jī)控制系統(tǒng)研究 .碩士學(xué)位論文 .西南交通大學(xué) .2021 [15]劉夢婷 .基于 FPGA 控制的步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)系統(tǒng) .碩士學(xué)位論文 .廣東工業(yè)大學(xué) . 2021 [16]郭宏 ,胡曼麗 ,王光能 .CPLD器件在兩相混合式步進(jìn)電機(jī)驅(qū)動(dòng)器中的應(yīng)用 [J].電氣傳動(dòng) .2021 年第 4 期 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 40 頁 共 41 頁 [17]程浩 .三相混合式步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)器的研制 [D].浙江 .浙江大學(xué) .~38 [18]侯伯亭 ,顧新 .Verilog HDL 硬件描述語言與數(shù)字邏輯電路 設(shè)計(jì) [M].西安電子科技大學(xué)出版社 .1998. [19]EDA 先鋒工作室吳繼華 ,王誠 .Altera FPGA/CPLD 設(shè)計(jì) [M].人民郵電出版社 . [20]沈樹群 ,張艷 . 基于 FPGA 語言的實(shí)用 FPGA 設(shè)計(jì) .科學(xué)出版社 .2021 [21]王金明 . Verilog HDL 程序設(shè)計(jì) .人民郵電出版社 .2021 [22]楊吉斌 . 數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog ， 2021 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 41 頁 共 41 頁 致 謝 本次設(shè)計(jì)能夠順利完成，除了我自身的努力。 step_control step_control1(.RESET(RESET), .SET(SET), .WAVE_IN(WAVE_OUT), 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 38 頁 共 41 頁 .CLK(CLK), .CLKOUT(CLKOUT), .OUTPUT(OUTPUT), .KEYOUT(KEYOUT))。 output [15:0]k_out。 input [7:0] SET。timescale lns/100ps module step_top(RESET,CLK,SET,OUTPUT,k_out)。 else skeyout=speed。amp。 else//skeyout=speed。b1111_1111。b0000_0001_1000_0000。 else if(SET==839。b0000_0010) speed=1639。b0000_0001_0000_0000。 else if(SET==839。b0000_0001) speed=1639。b0000_0000) speed=0。 end always(posedge sclkout or negedge RESET) //(RESET,SET,sclkout,skeyout,speedup) if(!RESET) begin skeyout=0。 end else if(!WAVE_IN) begin 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 36 頁 共 41 頁 if(pulse_counter==max_plus) iocontrol=0。 end end always(posedge CLK or negedge RESET) //(RESET,WAVE_IN,pulse_counter,iocontrol,max_plus) if(! RESET) begin iocontrol=1。b1111_1111) sclkout=1。 end else begin count23=count23+1。 count23=839。b1111_1111_1111_1111_1111_1111。b1000_0000_0000_0000。 iocontrol。 assign KEYOUT=skeyout。 wire [23:0]max_plus。 reg [15:0]speed。 reg [15:0]skeyout。 reg sclkout,iocontrol。 output OUTPUT。 input [7:0] SET。 input WAVE_IN。timescale lns/100ps module step_control( RESET, WAVE_IN, CLK, SET, CLKOUT, OUTPUT, KEYOUT)。 swave_out=key_tmp[0]|key_tmp[1]|key_tmp[2]|key_tmp[3]|key_tmp[4]|key_tmp[5]|key_tmp[6]|key_tmp[7]|key_tmp[8]|key_tmp[9]|key_tmp[10]|key_tmp[11]|key_tmp[12]|key_tmp[13]|key_tmp[14]|key_tmp[15]。 key_tmp[15]=KEY[ 15]amp。 key_tmp[14]=KEY[14]amp。 key_tmp[13]=KEY[ 13]amp。 key_tmp[12]=KEY[12]amp。 key_tmp[11]=KEY[11]amp。 key_tmp[10]=KEY[10]amp。 key_tmp[9]=KEY[9]amp。 key_tmp[8]=KEY[8]amp。 key_tmp[7]=KEY[7]amp。 key_tmp[6]=KEY[6]amp。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 33 頁 共 41 頁 key_tmp[5]=KEY[5]amp。 key_tmp[4]=KEY[4]amp。 key_tmp[3]=KEY[3]amp。 key_tmp[2]=KEY[2]amp。 key_tmp[1]=KEY[1]amp。 else begin key_tmp[0]=KEY[0]amp。 else Output16[0]=0。 if(Count16[15:0]==1639。b1000_0000_0000_000) Output16[1]=1。 else Output16[2]=0。 if(Count16[13:0]==1439。b1000_0000_0000_0) Output16[3]=1。 else Output16[4]=0。 if(Count16[11:0]==1239。b1000_0000_000) Output16[5]=1。 else Output16[6]=0。 if(Count16[9:0]==1039。b1000_0000_0) Output16[7]=1。 else Output16[8]=0。 if(Count16[7:0]==839。b1000_000) Output16[9]=1。 else Output16[10]=0。 if(Count16[5:0]==639。b1000_0) Output16[11]=1。 else Output16[12]=0。 if(Count16[3:0]==439。b100) Output16[13]=1。 else Output16[14]=0。 if(Count16[1:0]==239。 end always(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 always(posedge CLK or negedge RESET) begin if(!RESET) Count16=0。 assign WAVE_OUT=swave_out。 reg [15:0]Count16。 reg swave_out。 wire [15:0]k_out。 output WAVE_OUT。 input [15:0]KEY。timescale lns/100ps module step_wave(CLK,RESET,KEY,k_out,WAVE_OUT)?？傊?FPGA/CPLD 發(fā)展趨勢是不可替代的，它將在各個(gè)行業(yè)中施展其巨大的功能，本設(shè)計(jì)對步進(jìn)電機(jī)的控制只是其應(yīng)用的一個(gè)縮影。最后在仿真中取得了良好的效果，使步進(jìn)電機(jī)達(dá)到了較高的工作性能，從而進(jìn)一步證明了設(shè)計(jì)的正確性。系統(tǒng)采用的模塊化的設(shè)計(jì)方法，為系統(tǒng)的設(shè)計(jì)和維護(hù)提供了方便，同時(shí)也提高了系統(tǒng)性能的可擴(kuò)展性。 本系統(tǒng)利用的核心技術(shù)是 Verilog HDL+FPGA 構(gòu)成的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)，該技術(shù)具有操作靈活、利用廣泛以及價(jià)格低廉等優(yōu)點(diǎn)。本設(shè)計(jì)就是基于步進(jìn)電機(jī)和 FPGA 二者的特點(diǎn)，使二者得到了良好的結(jié)合，成為 FPGA 的一種科學(xué)應(yīng)用。 FPGA 是集成電路設(shè)計(jì)的一個(gè)強(qiáng)大工具，是 EDA 家族中一個(gè)極其重要的成員，也是一門很先進(jìn)的工具，特別是在數(shù)字電路為主的設(shè)計(jì)中應(yīng)用更為廣泛。但本設(shè)計(jì)是基于 FPGA 對步進(jìn)電機(jī)進(jìn)行的控制，故 用Verilog 編程使 驅(qū)動(dòng)邏輯功能模塊和控制器 模塊在 FPGA 芯片上實(shí)現(xiàn)，并進(jìn)行綜合與仿真，遺憾的事由于對相關(guān)仿真軟件的使用存在一定問題，導(dǎo)致未能仿真出結(jié)果 。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 28 頁 共 41 頁 結(jié) 論 對于步進(jìn)電機(jī)控制系統(tǒng)的設(shè)計(jì)可以采用三種方法，分別是：模擬電路的方法、單片機(jī)的方法和應(yīng)用專用 邏輯電路的方法。 控制系統(tǒng)總體的邏輯功能實(shí)現(xiàn) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 27 頁 共 41 頁 （ a）綜合 RTL原理圖 上圖是脈沖產(chǎn)生部分和控制部分經(jīng)頂層模塊連接綜合出的邏輯功能圖 ，可清楚的看到有三個(gè)輸入端，分別為：置位端 SET（ 7:0）時(shí)鐘輸入 CLK，復(fù)位端 RESET；兩個(gè)輸出端，分別為：脈沖產(chǎn)生部分的輸出端 k_out(15:0)和總輸出端 OUTPUT。 pulse_counter 是輸出的脈沖個(gè)數(shù)計(jì)數(shù)器，當(dāng)其沒有達(dá)到設(shè)定的總輸出脈沖個(gè)數(shù) max_plus 的時(shí)候， iocontrol為‘ 1’， WAVE_IN 一直輸出到 OUTPUT。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 26 頁 共 41 頁 （ a）綜合 RTL原理圖 由上圖可知，脈沖控制部分邏輯功能有四個(gè)輸入端，分別為： SET(7:0)， CLK，RE