【正文】 count23=839。 end else if(!WAVE_IN) begin 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 36 頁(yè) 共 41 頁(yè) if(pulse_counter==max_plus) iocontrol=0。 else if(SET==839。b0000_0001_1000_0000。 else skeyout=speed。 step_control step_control1(.RESET(RESET), .SET(SET), .WAVE_IN(WAVE_OUT), 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 38 頁(yè) 共 41 頁(yè) .CLK(CLK), .CLKOUT(CLKOUT), .OUTPUT(OUTPUT), .KEYOUT(KEYOUT))。 output [15:0]k_out。amp。 else if(SET==839。b0000_0001) speed=1639。 end end always(posedge CLK or negedge RESET) //(RESET,WAVE_IN,pulse_counter,iocontrol,max_plus) if(! RESET) begin iocontrol=1。b1111_1111_1111_1111_1111_1111。 wire [23:0]max_plus。 output OUTPUT。 swave_out=key_tmp[0]|key_tmp[1]|key_tmp[2]|key_tmp[3]|key_tmp[4]|key_tmp[5]|key_tmp[6]|key_tmp[7]|key_tmp[8]|key_tmp[9]|key_tmp[10]|key_tmp[11]|key_tmp[12]|key_tmp[13]|key_tmp[14]|key_tmp[15]。 key_tmp[12]=KEY[12]amp。 key_tmp[8]=KEY[8]amp。 key_tmp[4]=KEY[4]amp。 else begin key_tmp[0]=KEY[0]amp。 else Output16[2]=0。 if(Count16[11:0]==1239。b1000_0000_0) Output16[7]=1。 else Output16[10]=0。 if(Count16[3:0]==439。 end always(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 reg swave_out。timescale lns/100ps module step_wave(CLK,RESET,KEY,k_out,WAVE_OUT)。 本系統(tǒng)利用的核心技術(shù)是 Verilog HDL+FPGA 構(gòu)成的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)，該技術(shù)具有操作靈活、利用廣泛以及價(jià)格低廉等優(yōu)點(diǎn)。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 28 頁(yè) 共 41 頁(yè) 結(jié) 論 對(duì)于步進(jìn)電機(jī)控制系統(tǒng)的設(shè)計(jì)可以采用三種方法，分別是：模擬電路的方法、單片機(jī)的方法和應(yīng)用專(zhuān)用 邏輯電路的方法。 （ b） 綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 由上面的部分內(nèi)部結(jié)構(gòu)圖可知：時(shí)鐘模塊 CLK 產(chǎn)生 16bit 計(jì)數(shù)器 COUNT up 單元中的 16 種狀態(tài)，送入到脈沖產(chǎn)生模塊，最后將該模塊產(chǎn)生的 16 種脈沖疊加輸出需要的脈沖到控制部分。(skeyout=speedup[15:0])) skeyout=skeyoutspeedup[15:0]。b0000_0011) speed=1639。b0000_0000) speed=0。 （ 3）每秒輸出的脈沖個(gè)數(shù)寄存器更新模塊 對(duì)輸出脈沖個(gè)數(shù)寄存器的更新，可以利用前端模塊產(chǎn)生的控制信號(hào) sclkout，在每一周期 (秒 )的最后一個(gè)脈沖輸出后進(jìn)行更新。 （ 2）總輸出脈沖數(shù)控制模塊 該模塊可以用一個(gè) 23 bit 的計(jì)數(shù)器和一個(gè)輸出開(kāi)關(guān)來(lái)實(shí)現(xiàn)對(duì)總輸出脈沖個(gè)數(shù)的控制。綜上所述，所需的模塊將可以用 Verilog 語(yǔ)言描述如下 : always(posedge CLK or negedge RESET) begin if(!RESET) begin sclkout=0。根據(jù)其所要實(shí)現(xiàn)的功能，經(jīng)分析可知該模塊主要由頻率產(chǎn)生模塊，總輸出脈沖數(shù)控制模塊和每秒輸出的脈沖個(gè)數(shù)寄存器更新模塊構(gòu)成。Output16[13]。Output16[9]。Output16[5]。Output16[1]。所以，要在每一種脈沖輸出加上輸出控制，以控制這種脈沖需不需要輸出。 else Output16[1]=0。 if(Count16[12:0]==1339。b1000_0000_00) Output16[6]=1。 else Output16[9]=0。 if(Count16[4:0]==539。b10) Output16[14]=1。所以，這部分的第一個(gè)模塊就是用來(lái)產(chǎn)生一個(gè) 16bit 的計(jì)數(shù)器。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 15 頁(yè) 共 41 頁(yè) 圖 Verilog HDL 設(shè)計(jì)過(guò)程 根據(jù)上面設(shè)計(jì)的系統(tǒng) 總體框圖，用 Verilog HDL語(yǔ)言將各個(gè)電路模塊描述出來(lái)。因此，在此研究中，我們選用脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路 [16][17]。細(xì)分驅(qū)動(dòng)方式下，由于步距角小，步進(jìn)電機(jī)的控制精度明顯提高，同時(shí)這種驅(qū)動(dòng)方式又有效抑制低速運(yùn)行中產(chǎn)生的噪聲和振蕩現(xiàn)象。目前應(yīng)用最多的是單片機(jī)的控制方法。 （ 2） Modelsim 簡(jiǎn)介： Mentor 公司的 Modelsim 是業(yè)界最優(yōu)秀的 HDL 語(yǔ)言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內(nèi)核支持 VHDL 和 Verilog 混合仿真的仿真器。時(shí)延仿真沒(méi)有中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 10 頁(yè) 共 41 頁(yè) 錯(cuò)誤后，將電路轉(zhuǎn)化成 Bit文件下載到 FPGA器件上實(shí)現(xiàn)其功能，再進(jìn)行硬件功能 驗(yàn)證。要成功地進(jìn)行 FPGA 應(yīng)用系統(tǒng)的設(shè)計(jì)，至少需要兩次仿真。 對(duì)于利用現(xiàn)場(chǎng)集成技術(shù)來(lái)實(shí)現(xiàn)數(shù)字系統(tǒng)的單片化，其基本要素是 : (1)現(xiàn)場(chǎng)集成的目標(biāo)載體一現(xiàn)場(chǎng)可編程器件； (2)現(xiàn)場(chǎng)集成的設(shè)計(jì)工具及 PI 庫(kù)資源； (3)針對(duì)具體目標(biāo)器件的不同編程方式 [8][9][10][11]。如 :assign=～ (Aamp。 （ 3）信號(hào)類(lèi)型聲明 對(duì)模塊所用到的信號(hào) (包括端口信號(hào)、節(jié)點(diǎn)信號(hào)等 )都必須進(jìn)行數(shù)據(jù)類(lèi)型定義。基于 Verilog HDL語(yǔ)言的優(yōu)越性， IEEE 于 1995年制定了 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)，即 Verilog HDL13641995， 2021年發(fā)布了 Verilog HDL13642021標(biāo)準(zhǔn)。用 verilog HDL 描述的電路設(shè)中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 7 頁(yè) 共 41 頁(yè) 計(jì)就是該電路的 Verliog HDL 模型，也稱(chēng)為模塊。用戶(hù)可以根據(jù)不同的配置模式，采用不同的編程方式。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線(xiàn)（ Interconnect）三個(gè)部分 [7]。因此，步進(jìn)電動(dòng)機(jī)轉(zhuǎn)速的快慢、加速或減速、起動(dòng)或停止都完全取決于 CP 控制脈沖的有無(wú)和脈沖的頻率。 （ 6）中低速時(shí)具備高轉(zhuǎn)矩：步進(jìn)電機(jī)在中低速時(shí)具有較大的轉(zhuǎn)矩，故能夠較同級(jí)伺服電機(jī)提供更大的扭力輸出。 3 分 (177。 （ 3） 保持轉(zhuǎn)矩（ HOLDING TORQUE）：是指步進(jìn)電機(jī)通電但沒(méi)有轉(zhuǎn)動(dòng)時(shí)，定子鎖住轉(zhuǎn)子的力矩。/176。 步進(jìn)電機(jī)的一些基本參數(shù) （ 1） 電機(jī)固有步距角： 它 表示控制系統(tǒng)每發(fā) 出 一個(gè)步進(jìn)脈沖信號(hào)，電機(jī)所轉(zhuǎn)動(dòng)的角度。 現(xiàn)在比較常用的步進(jìn)電機(jī)包括反應(yīng)式步進(jìn)電機(jī)（ VR）、永磁式步進(jìn)電機(jī)（ PM） 、 混合式步進(jìn)電機(jī)（ HB）和單相式步進(jìn)電機(jī)等 [3][4]。 第二章作了 Verilog HDL語(yǔ)言及相關(guān)軟件介紹，依次介紹了 FPGA， Verilog HDL，Xilinx及其 ISE集成開(kāi)發(fā)軟件 的設(shè)計(jì)流程，同時(shí)對(duì)第三方仿真軟件 Modelsim也作了相關(guān)介紹。 它能夠在不涉及伺服系統(tǒng)復(fù)雜反饋環(huán)路的情況下實(shí)現(xiàn)良好的定位精度 ,并且具有性?xún)r(jià)比高、易于控制以及無(wú)積累誤差等優(yōu)點(diǎn)，在民用、工業(yè)用的經(jīng)濟(jì)型數(shù) 控開(kāi)環(huán)定位系統(tǒng)中獲得了廣泛的應(yīng)用，具有較高的實(shí)用價(jià)值?，F(xiàn)在，數(shù)字集成電路的設(shè)計(jì)越來(lái)越多地采用 Verilog HDL+FPGA的設(shè)計(jì)方法。該系統(tǒng)可以控制步進(jìn)電機(jī)實(shí)現(xiàn)定速、加速、減速，且速率和加速度都能做到連續(xù)可調(diào)等功能。 合成的磁場(chǎng)矢量的幅值決定了電機(jī)旋轉(zhuǎn)力矩的大小，相鄰兩個(gè)合成磁場(chǎng)矢量的夾角大小決定了該步距角的大小。 （表示半步工作時(shí)為 176。 、五相的為 176。 （ 4） DETENT TORQUE：是指步進(jìn)電機(jī)沒(méi)有通電的情況下，定子鎖住轉(zhuǎn)子的力矩。 （ 2）位置及速度控制：步進(jìn)電機(jī)在輸入脈沖信號(hào)時(shí)，可以依輸入的脈沖數(shù)作固定角度的回轉(zhuǎn)進(jìn)而得到靈活的角度控制 (位置控制 )，并可得到與該脈沖信號(hào)周波數(shù)(頻率 )成比例的回轉(zhuǎn)速度。 步進(jìn)電機(jī)的結(jié)構(gòu)及其控制原理 步進(jìn)電機(jī)作為一種電脈沖 —— 角位移的轉(zhuǎn)換元件，它受脈沖信號(hào)控制，其位移與輸入脈沖個(gè)數(shù)成嚴(yán)格正比的關(guān)系，它主要包括脈沖分配器和功率放大器兩部分，如圖 所示： 圖 構(gòu)框圖 控制 裝置 脈沖 分配器 功率 放大器 電 機(jī) 方向信號(hào) 脈沖信號(hào) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 5 頁(yè) 共 41 頁(yè) 步進(jìn)電機(jī)是由電脈沖信號(hào)控制的機(jī)電執(zhí)行元件，其控制原理如圖 所示。本設(shè)計(jì)的工作是要設(shè)計(jì)出前面所提的 CP脈沖，輸入給脈沖分配器，從而達(dá)到所要求的電機(jī)工作性能。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只須用通用的 EPROM 或 E2PROM 編程器即可。 Phil Moobry 后來(lái)成了 Verilog XL 的主要設(shè)計(jì)者和 Cadence 公司的第一個(gè)合伙人。 Verilog HDL 模塊完全嵌在 module 和 endmodule 關(guān)鍵字之間，每個(gè)程序包括四個(gè)部分 :模塊聲明、端口定義、信號(hào)類(lèi)型說(shuō)明和邏輯功能描述。如果信號(hào)的數(shù)據(jù)類(lèi)型缺省，則默認(rèn)為 wire 型。如： And c2(out， in1， in2)。最新的 Xilinx FPGA 開(kāi)發(fā)系統(tǒng)提供的一個(gè)電路邏輯圖，Verilog HDL 行為描述等兼容的輸入環(huán)境和可配置接口，既可以采用電路邏輯，也可以采用 Verilog HDL 源碼程序作為邏輯設(shè)計(jì)的手段。根據(jù)不同的器件結(jié)構(gòu)，目前常用的下載可分為如下3 種：在線(xiàn)系統(tǒng)可編程技術(shù) ISP，在線(xiàn)系統(tǒng)可重配置技術(shù) ISR，一次性編程技術(shù)。下面簡(jiǎn)要說(shuō)明各功能的作用 [12]： 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL 代碼輸入和查看報(bào)告的ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的 Constraint Editor 等。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問(wèn)題，以 Xilinx 公司 提供的 OEM 版本 Modelsim XE 為例，對(duì)于代碼少于 40000 行的設(shè)計(jì)， Modelsim SE 比 ModelSim XE 要快 10 倍；對(duì)于代碼超過(guò) 40000 行的設(shè)計(jì)， Modelsim SE 要比 Modelsim XE 快近 40倍。主要的功能定義是： （ 1）基準(zhǔn)時(shí)鐘給定一個(gè)固定值； （ 2）輸出脈沖個(gè)數(shù)設(shè)定在一定范圍內(nèi)可調(diào)； （ 3）輸出脈沖速率設(shè)定在一定范圍內(nèi)可調(diào)； （ 4）輸出脈沖加速度設(shè)定在一定范圍內(nèi)可調(diào)； （ 5）用 FPGA實(shí)現(xiàn)。用 FPGA 實(shí)現(xiàn)多路 PWM 控制，無(wú)須外接 D/A 轉(zhuǎn)換器，使外圍控制電路大大簡(jiǎn)化，控制方式簡(jiǎn)潔，控制精度高、控制效果好。為了達(dá)到本設(shè)計(jì)的設(shè)計(jì)要求，可以采用不同頻率的脈沖疊加，示意如圖 [18][19]。 脈沖產(chǎn)生部分 脈沖產(chǎn)生模塊是步進(jìn)電機(jī)控制系統(tǒng)的核心部分，該模塊由 16bit 計(jì)數(shù)器、 16種頻率的脈沖產(chǎn)生模塊和脈沖疊加模塊組成。 end 程序中的 CLK 就是由