【正文】 step_wave step_wave1(.CLK(CLKOUT), .RESET(RESET), .KEY(KEYOUT), .k_out(k_out), .WAVE_OUT(WAVE_OUT))。 output OUTPUT。 end endmodule （ 3）連接兩個(gè)模塊的頂層部分： 39。 //end //else begin if((skeyoutspeedup[15:0]=speed)amp。 else speed=SET*839。b0000_0000_1000_0000。b0000_0001) speed=1639。 else if(SET==839。 else pulse_counter=pulse_counter+1。 else sclkout=0。b0。 assign max_plus=2439。 assign OUTPUT=WAVE_IN amp。 wire [16:0]speedup。 reg [7:0]count23。 output CLKOUT。 input RESET。Output16[15]。Output16[13]。Output16[11]。Output16[9]。Output16[7]。Output16[5]。Output16[3]。Output16[1]。 end always(posedge CLK or negedge RESET) begin if(!RESET) swave_out=0。 else Output16[1]=0。b1000_0000_0000_00) Output16[2]=1。 if(Count16[12:0]==1339。 else Output16[5]=0。b1000_0000_00) Output16[6]=1。 if(Count16[8:0]==939。 else Output16[9]=0。b1000_00) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 31 頁 共 41 頁 Output16[10]=1。 if(Count16[4:0]==539。 else Output16[13]=0。b10) Output16[14]=1。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 30 頁 共 41 頁 else Count16=Count16+1。 reg [15:0]key_tmp。 wire WAVE_OUT。 output [15:0]k_out。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 29 頁 共 41 頁 附 錄 （ 1） 脈沖發(fā)生部分總體程序： 39。對于采用的硬件描述語言 Verilog HDL，該語言較容易理解，最大的好處就是不受器件的限制，可以完全無障礙移植到任何其它半導(dǎo)體公司的 FPGA/CPLD 上去使用。而且，應(yīng)用 FPGA 控制步進(jìn)電機(jī)電路設(shè)計(jì)簡單、價(jià)格低廉、應(yīng)用方便、系統(tǒng)可靠、靈活性大，運(yùn)轉(zhuǎn)平穩(wěn)，轉(zhuǎn)動(dòng)誤差小。 鑒于步進(jìn)電機(jī)具有以脈沖進(jìn)行控制的特點(diǎn)，使得本設(shè)計(jì)用 FPGA 來對其控制具備了一定的可行性。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 上圖顯示出脈沖產(chǎn)生部分和控制部分之間的邏輯關(guān)系，脈沖產(chǎn)生部分經(jīng) WAVE_IN輸出的脈沖輸入到脈沖控制部分，由脈沖控制部分最終輸出控制脈沖給步進(jìn)電機(jī)的脈沖分配器，以此來控制電機(jī)。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 由上面的部分內(nèi)部結(jié)構(gòu)圖可知：計(jì)數(shù)器 COUNT up 模塊是一個(gè) 23bit 計(jì)數(shù)器，它和輸出開關(guān) RESET 共同來實(shí)現(xiàn)對總脈沖個(gè)數(shù)的控制。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 25 頁 共 41 頁 5 系統(tǒng)邏輯功能的實(shí)現(xiàn) 脈沖產(chǎn)生部分邏輯功能實(shí)現(xiàn) 綜合后的 RTL 原理圖如下圖 （ a）和 （ b） 所示： 圖 （ a） RTL原理圖 由上圖可清楚的看到：脈沖產(chǎn)生部分的邏輯功能模塊有三個(gè)輸入端，分別為：KEY(15:0)， CLK， RESET；兩個(gè)輸出端： k_out（ 15:0）， WAVE_OUT(15:0)。所以在本設(shè)計(jì)中，總輸出脈沖個(gè)數(shù)和加速度這兩個(gè)參數(shù)預(yù)先設(shè)定在 Verilog 描述的電路之中，修改參數(shù)后重新編譯 Verilog 程序便可實(shí)現(xiàn)不同參數(shù)的錄入。amp。b1111_1111。 else if(SET==839。b0000_0000_1000_0000。 if(SET==839。因此，可以把加速度分為正和負(fù)兩種情況，在和前一秒輸出的脈沖個(gè)數(shù)相加前先進(jìn)行判斷。當(dāng) pulse_counter 達(dá)到 maxplus 的時(shí)候， iocontrol 為‘ 0’， WAVE_IN 被屏蔽掉，系統(tǒng)不輸出脈沖。 else pulse_counter=pulse_counter+1。 end end 程序中， CLK為輸入 8MHZ 的時(shí)鐘， sclkout 為每一個(gè)周期 (每秒 )的結(jié)束信號，供后面的模塊使用。 end else begin count23=count23+1。而通過 23bit 的時(shí)鐘，完全可以同時(shí)用來實(shí)現(xiàn)把輸入8MHZ 時(shí)鐘分頻到 65536HZ 的功能，這樣可以節(jié)省一個(gè) 8bit 的計(jì)數(shù)器，以節(jié)省資源。要實(shí)現(xiàn)從 8MHZ 的時(shí)鐘輸入分頻到65536HZ，至少需要一個(gè) 7bit 的計(jì)數(shù)器。 控制模塊 步進(jìn)電機(jī)控制系統(tǒng)的控制模塊的主要功能是處理控制系統(tǒng)接收外部信息，如復(fù)位信號，電機(jī)轉(zhuǎn)速等信息，控制系統(tǒng)的核心 脈沖產(chǎn)生電路產(chǎn)生控制步進(jìn)電機(jī)的脈沖信號以及系統(tǒng)輸出脈沖的總數(shù)和速度。 key_tmp[15]=KEY[15]amp。 key_tmp[13]=KEY[13]amp。 key_tmp[11]=KEY[11]amp。 key_tmp[9]=KEY[9]amp。 key_tmp[7]=KEY[7]amp。 key_tmp[5]=KEY[5]amp。 key_tmp[3]=KEY[3]amp。 key_tmp[1]=KEY[1]amp。所以，與這些為“ 1”的位相連接的與門打開，讓對應(yīng)頻率的脈沖1/16CLK、 1/32CLK、 1/64CLK、 1/128CLK、 1/256CLK 和 1/1024CLK 輸出到 16 輸入的或門上進(jìn)行疊加。由前面的公式可知，在指定的輸出脈沖個(gè)數(shù)下，對于這 16 種頻率的脈沖，應(yīng)從其中提取出需要的幾種進(jìn)行疊加。 else Output16[0]=0。b1000_0000_0000_000) Output16[1]=1。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 19 頁 共 41 頁 if(Count16[13:0]==1439。 else Output16[4]=0。b1000_0000_000) Output16[5]=1。 if(Count16[9:0]==1039。 else Output16[8]=0。b1000_000) Output16[9]=1。 if(Count16[5:0]==639。 else Output16[12]=0。b100) Output16[13]=1。 if(Count16[1:0]==239。 end 程序中的 CLK 就是由控制分頻得到 65536HZ 的時(shí)鐘產(chǎn)生的 16bit 計(jì)數(shù)器的 16種狀態(tài)，提供給下一個(gè)模塊使用，以便產(chǎn)生 16 種頻率的唯一狀態(tài)，以保持一個(gè)基準(zhǔn)時(shí)鐘周 期的脈沖。為了實(shí)現(xiàn)這 16 種頻率的脈沖，需要一個(gè) 16bit 的計(jì)數(shù)器。 脈沖產(chǎn)生部分 脈沖產(chǎn)生模塊是步進(jìn)電機(jī)控制系統(tǒng)的核心部分，該模塊由 16bit 計(jì)數(shù)器、 16種頻率的脈沖產(chǎn)生模塊和脈沖疊加模塊組成。因此可以將系統(tǒng)劃分為兩個(gè)部分，脈沖發(fā)生部分和脈沖控制部分，最后將二者用一個(gè)頂層的程序連接起來， 故設(shè)計(jì)系統(tǒng)的總體框圖如圖 。為了達(dá)到本設(shè)計(jì)的設(shè)計(jì)要求，可以采用不同頻率的脈沖疊加，示意如圖 [18][19]。和斬波式細(xì)分驅(qū)動(dòng)電路相比，脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路的控制精度高，工作頻率穩(wěn)定，它的作用是將給定的電壓信號調(diào)值制成接近連續(xù)的信號，角速度的波動(dòng)也隨著細(xì)分?jǐn)?shù)的增大而減小，一般角速度波動(dòng)與步距角成正比，與細(xì)分?jǐn)?shù)成反比。用 FPGA 實(shí)現(xiàn)多路 PWM 控制，無須外接 D/A 轉(zhuǎn)換器，使外圍控制電路大大簡化，控制方式簡潔，控制精度高、控制效果好。 步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)方式就是應(yīng)用了中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 13 頁 共 41 頁 這一原理，在細(xì)分驅(qū)動(dòng)時(shí)，細(xì)分控制器通過控制各相激磁繞 組電流的逐步增大及逐步減小，讓轉(zhuǎn)子處于多個(gè)磁力平衡狀態(tài)使電機(jī)內(nèi)部的合成磁場為均勻的圓形旋轉(zhuǎn)磁場，實(shí)現(xiàn)步距角變小、電動(dòng)機(jī)的旋轉(zhuǎn)得到細(xì)化的目的。主要的功能定義是： （ 1）基準(zhǔn)時(shí)鐘給定一個(gè)固定值； （ 2）輸出脈沖個(gè)數(shù)設(shè)定在一定范圍內(nèi)可調(diào)； （ 3）輸出脈沖速率設(shè)定在一定范圍內(nèi)可調(diào)； （ 4）輸出脈沖加速度設(shè)定在一定范圍內(nèi)可調(diào)； （ 5）用 FPGA實(shí)現(xiàn)。 對于模擬電路的方法目前已經(jīng)很少采用，本設(shè)計(jì)就不再敘述。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以 Xilinx 公司 提供的 OEM 版本 Modelsim XE 為例，對于代碼少于 40000 行的設(shè)計(jì)， Modelsim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設(shè)計(jì)， Modelsim SE 要比 Modelsim XE 快近 40倍。 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了 IMPACT，功能是進(jìn)行芯片配置和通信，控制將程序燒寫到 FPGA 芯片中去。下面簡要說明各功能的作用 [12]： 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL 代碼輸入和查看報(bào)告的ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的 Constraint Editor 等。編譯和綜合沒有錯(cuò)誤后，再在 ISE中調(diào)用外掛的 Modelsim SE軟件進(jìn)行邏輯功能仿真，確認(rèn)沒有錯(cuò)誤后再進(jìn)行 FPGA的布局和布線，并進(jìn)一步進(jìn)行整個(gè)系統(tǒng)的時(shí)延仿真。根據(jù)不同的器件結(jié)構(gòu)，目前常用的下載可分為如下3 種：在線系統(tǒng)可編程技術(shù) ISP，在線系統(tǒng)可重配置技術(shù) ISR，一次性編程技術(shù)。 （ 3）設(shè)計(jì)的仿真過程。最新的 Xilinx FPGA 開發(fā)系統(tǒng)提供的一個(gè)電路邏輯圖，Verilog HDL 行為描述等兼容的輸入環(huán)境和可配置接口，既可以采用電路邏輯，也可以采用 Verilog HDL 源碼程序作為邏輯設(shè)計(jì)的手段。 Xilinx 簡介及相關(guān)軟件工具 Xilinx 數(shù)字系統(tǒng)現(xiàn)場集成技術(shù) 所謂現(xiàn)場集成技術(shù)，是指一個(gè)數(shù)字系統(tǒng)的單片化設(shè)計(jì)和實(shí)現(xiàn)可以在實(shí)驗(yàn)室現(xiàn)場進(jìn)行，是指采用 FPGA、 CPLD 為代表 的可編程邏輯器件作為數(shù)字系統(tǒng)實(shí)現(xiàn)的目標(biāo)載中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 9 頁 共 41 頁 體來進(jìn)行的數(shù)字系統(tǒng)單片的現(xiàn)場設(shè)計(jì)、現(xiàn)場仿真、現(xiàn)場實(shí)現(xiàn)的技術(shù)。如： And c2(out， in1， in2)。該方法簡單，只需將邏輯表達(dá)式放在“ assign”后即可。如果信號的數(shù)據(jù)類型缺省，則默認(rèn)為 wire 型。 （ 2）端口定義 對模塊的輸入輸出端口要明確說明，格式如下 : Input 端口名 1，端口名 2， 端口名 N；∥輸入端口 Output 端口名 1，端口名 2， 端口名 N；∥輸 出端口 Inout 端口名 1，端口名 2,端口名 N；∥輸入∕輸出端口 端口是模塊與外界或其他模塊連接或通信的信號線，有三種類型。 Verilog HDL 模塊完全嵌在 module 和 endmodule 關(guān)鍵字之間，每個(gè)程序包括四個(gè)部分 :模塊聲明、端口定義、信號類型說明和邏輯功能描述。 1989年 ， Cadence公司收購 GDA 公司， Verilog HDL 語言成了 Cadence 公司的財(cái)產(chǎn)。 Phil Moobry 后來成了 Verilog XL 的主要設(shè)計(jì)者和 Cadence 公司的第一個(gè)合伙人。 Verilog HDL 簡介 Verilog HDL 是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語言。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM 或 E2PROM 編程器即可。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對片內(nèi)的 RAM 進(jìn)行編程。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電