【正文】 北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 21 頁(yè) 共 41 頁(yè) end endmodule 綜合上述各模塊的功能，設(shè)計(jì)脈沖發(fā)生部分總體程 序見(jiàn)附錄中（ 1）。Output16[12]。Output16[8]。Output16[4]。Output16[0]。 （ 3）脈沖疊加模塊 該模塊用來(lái)把上個(gè)模塊產(chǎn)生的 16 種脈沖疊加起來(lái)，得到最終所需要的輸出脈沖。 if(Count16[14:0]==1539。b1000_0000_0000) Output16[4]=1。 else Output16[7]=0。 if(Count16[6:0]==739。b1000) Output16[12]=1。 else Output16[15]=0。 脈沖控制 部分 脈沖發(fā)生 部分 外部復(fù)位信號(hào) 外部提供的時(shí)鐘 初速度 加速度 輸出脈沖總數(shù) 輸出到步進(jìn)電機(jī)的控制脈沖 65536HZ 時(shí)鐘 脈沖個(gè)數(shù)寄存器 復(fù)位信號(hào) 輸出脈沖 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 16 頁(yè) 共 41 頁(yè) 圖 脈沖產(chǎn)生部分原理框圖 下面具體說(shuō)明脈沖產(chǎn)生部分三個(gè)模塊的實(shí)現(xiàn) [21][22]： （ 1） 16bit 計(jì)數(shù)器模塊 在脈沖產(chǎn)生部分中，首先，由于選取產(chǎn)生的脈沖數(shù)是 0～ 65535，根據(jù)前面的方程式可以知道，最終輸出的脈沖其實(shí)是由 1/2CLK、 1/4CLK、 1/8CLK? 1/32768CLK這 16 種脈沖中的幾 種來(lái)合成的。原理見(jiàn)下面的公式 : 1 2 3 15 160 0 0 0 0( 15 ) * / 2 ( 14 ) * / 2 ( 13 ) * / 2 .. .. .. ( 1 ) * / 2 ( 0) * / 2f a f a f a f a f a f? ? ? ? ? ? 可以看出，括號(hào)內(nèi)是一個(gè) 16 位的二進(jìn)制數(shù) (0000~FFFF)，因此，只要 0f 可以精確到 65536HZ，那么通過(guò)改變二進(jìn)制數(shù) (a15a0)，輸出 f 就可以達(dá)到連續(xù)可調(diào)。由于電機(jī)繞組是一個(gè)感性負(fù)載，對(duì)電流有一定的濾波作用，而且脈寬調(diào)制電路的調(diào)制頻率較高，一般大于20kHz， 因此，雖然是斷續(xù)通電，但電機(jī)繞組中的電流還是較平穩(wěn)的。由此可以推論 ： 如果能夠進(jìn)一步仔細(xì)地控制兩磁極電磁吸引力的大小，使轉(zhuǎn)子磁極獲得更多種由于兩相定子磁極的電磁吸引力差異而形成的平衡定位位置。采用前兩種方法設(shè)計(jì)都存在著一定程度的缺陷，而采用專用邏輯電路來(lái)設(shè)計(jì)脈沖信號(hào)發(fā)生器，即用硬件的方法來(lái)實(shí)現(xiàn)，可以在能夠輸出連續(xù)可調(diào)的不同頻率的脈沖信號(hào)的同時(shí)，系統(tǒng)又具有更高的可靠性和穩(wěn)定性。 實(shí)現(xiàn)：此功能包括了翻譯、映射、布局布線等，還具備時(shí)序分析、管腳指定以及增量設(shè)計(jì)等高級(jí)功能。整個(gè)設(shè)計(jì)的流程是：先用 ISE軟件的文本編輯功能編寫(xiě) Verilog HDL源程序，并進(jìn)行編譯和綜合。在整個(gè)過(guò)程中，要運(yùn)行一系列方程式去進(jìn)行處理和轉(zhuǎn)換，完成邏輯圖 網(wǎng)表文件 Bit 文件的轉(zhuǎn)換，從而在實(shí)現(xiàn)邏輯分區(qū)規(guī)劃的基礎(chǔ)上，進(jìn)一步完成優(yōu)化的布局和布線。 (3)源代碼仿真； (4)設(shè)計(jì)綜合，設(shè)計(jì)優(yōu)化和設(shè)計(jì)的布局布線； (5)布局布線后的設(shè)計(jì)模塊仿真； (6)器件編程。 （ 4）邏輯功 能定義 ①用“ assign”持續(xù)賦值語(yǔ)句定義 “ assign”語(yǔ)句一般用于組合邏輯的賦值，稱為持續(xù)賦值方式。 . 模塊結(jié)束的標(biāo)志是 endmodule。 Verilog XL 算法的成功，使 Verilog HDL 語(yǔ)言迅速發(fā)展。因此， FPGA 的使用非常靈活。 可以說(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 簡(jiǎn)介 FPGA 是英文 Field－ Programmable Gate Array 的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 脈沖分配器用來(lái)接受來(lái)自控制器的 CP 控制脈沖，并按步進(jìn)電動(dòng)機(jī)狀態(tài)轉(zhuǎn)換表要求的狀態(tài)順序產(chǎn)生各相導(dǎo)通或截止的信號(hào)。 （ 5）開(kāi)回路控制、不必依賴傳感器定位：步進(jìn)電機(jī)的控制系統(tǒng)構(gòu)成簡(jiǎn)單，不需要速度感應(yīng)器 (ENCODER)、轉(zhuǎn)速發(fā)電機(jī)及位置傳感器 (SENSOR)，就能以輸入的脈波做速度及位置的控制。 (全步級(jí) )/176。在沒(méi)有細(xì)分驅(qū)動(dòng)器時(shí)，用戶主要靠選擇不同相數(shù)的步進(jìn)電機(jī)來(lái)滿足自己步距角的要求。 （ 2） 步進(jìn)電機(jī)的相數(shù)：是指電機(jī)內(nèi)部的線圈組數(shù)，目前常用的有二相、三相、四相、五相步進(jìn)電機(jī)。 tIi ma ?cos? （１） )32c os ( ?? ?? tIi mb （２） )34c os ( ?? ?? tIi mc （３） 圖 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 3 頁(yè) 共 41 頁(yè) 圖 混合式步進(jìn)電機(jī)是指混合了永磁式和反應(yīng)式的優(yōu)點(diǎn)。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 2 頁(yè) 共 41 頁(yè) 2 步進(jìn)電機(jī)概述 步進(jìn)電機(jī)簡(jiǎn)介及其發(fā)展 步進(jìn)電機(jī)的簡(jiǎn)介 步進(jìn)電機(jī)作為執(zhí)行元件，是機(jī)電一體化的關(guān)鍵產(chǎn)品之一，廣泛應(yīng)用在各種自動(dòng)化控制系統(tǒng)中。 Verilog HDL+ FPGA的設(shè)計(jì)方法是數(shù)字系統(tǒng)設(shè)計(jì)的一個(gè)創(chuàng)新，也是未來(lái)的一種發(fā)展方向 [1][2]。中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 1 頁(yè) 共 41 頁(yè) 1 引 言 步進(jìn)電機(jī) （ Stepping motor） 是一種將電脈沖信號(hào)轉(zhuǎn)化為機(jī)械角位移或者線位移的機(jī)電元件 ,當(dāng)步進(jìn)驅(qū)動(dòng)器接收到一個(gè)脈沖信號(hào)，它就驅(qū)動(dòng)步進(jìn)電機(jī)按設(shè)定的方向轉(zhuǎn)動(dòng)一個(gè)固定的角度（稱為“步距角”），它的旋轉(zhuǎn)是以固定的角度一步一步運(yùn)行的。并且， Verilog HDL在現(xiàn)場(chǎng)就能進(jìn)行修改，與 FPGA器件相結(jié)合，能大大提高設(shè)計(jì)的靈活性與效率，縮短產(chǎn)品的開(kāi)發(fā)周期，加快產(chǎn)品的上 市時(shí)間。 本設(shè)計(jì)最后對(duì)整個(gè)設(shè)計(jì)作相關(guān)總結(jié)，并指出本次設(shè)計(jì)的不足之處。 A、 B、 C三相瞬時(shí)電流值如式（ 1）、（ 2）、（ 3）所示 。 ），這個(gè)步距角可以稱之為 “ 電機(jī)固有步距角 ” ，它不一定是電機(jī)實(shí)際工作時(shí)的真正步距角，真正的步距角和驅(qū)動(dòng)器有關(guān)。 。以 5 相步進(jìn)電機(jī)為例：其定位基本單位 (分辨率 )為 176。 （ 4）動(dòng)作靈敏：步進(jìn)電機(jī)因?yàn)榧铀傩阅軆?yōu)越 ,所以可做到瞬時(shí)起動(dòng)、停止、正反轉(zhuǎn)之快速、頻繁的定位動(dòng)作。 圖 步進(jìn)電機(jī)控制原理圖 圖 所示的為輸入脈沖與旋轉(zhuǎn)角之間的關(guān)系（注： CW 方向：順時(shí)針?lè)较颍籆CW方向：逆時(shí)針?lè)较颍? 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 6 頁(yè) 共 41 頁(yè) 3 Verilog HDL 語(yǔ)言及相 關(guān)軟件介紹 本章首先介紹 FPGA 的基本知識(shí)，以及硬件語(yǔ)言 verliog HDL；在此基礎(chǔ)上介紹設(shè)計(jì)中需要使用的軟件開(kāi)發(fā)平臺(tái) Xilinx 及其相關(guān)軟件工具，以使后面的設(shè)計(jì)比較完整。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 1986年他 Verilog HDL 的發(fā)展又做了重大貢獻(xiàn) :提出了用快速門(mén)級(jí)仿真的 XL算法。格式如下 : Module 模塊名 (端口 1，端口 2，?? )。 reg型 :最常用的寄存器型變量，與 wire 相比它要被明確地賦值。 Verliog HDL 綜合設(shè)計(jì)過(guò)程 通常，設(shè)計(jì)過(guò)程可劃分為下述 6個(gè)步驟 : (1)設(shè)計(jì)要求的定義； (2)用 Verliog HDL 進(jìn)行設(shè)計(jì)描述 (系統(tǒng)描述與代碼設(shè)計(jì) )。該過(guò)程主要分為輸入文件的編譯 邏輯單元的分解規(guī)劃目標(biāo)芯片中的布局布線 時(shí)延分析 配置文件的建立。 軟件工具 本研究課題采用 Xilinx公司的 ISE集成開(kāi)發(fā)軟件。 仿真： ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具 HDL Bencher，同時(shí)又提供了使用 Mentor 公司 的 Modelsim 公司進(jìn)行仿真的接口。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 12 頁(yè) 共 41 頁(yè) 4 設(shè)計(jì)與實(shí)現(xiàn)過(guò)程 對(duì)于步進(jìn)電機(jī)控制系統(tǒng)，一般的設(shè)計(jì)方法有三種，它們是：模擬電路的方法，單片 機(jī)的方法，應(yīng)用專用邏輯電路的方法。步進(jìn)電動(dòng)機(jī)靠定子、轉(zhuǎn)子磁極間的電磁力來(lái)進(jìn)行工作，當(dāng)它處于 “ 雙拍 ” 狀態(tài)工作時(shí)，其定位位置是正好位于兩通電磁極的中間， 即依靠?jī)赏姶艠O電磁吸引力的平衡而獲得的。 脈寬調(diào)制式 (PWM)細(xì)分驅(qū)動(dòng)電路是把 D/A 輸出的控制電壓加在脈寬調(diào)制電路的輸入端，脈寬調(diào)制電路將輸入的控制電壓轉(zhuǎn)換成相應(yīng)脈沖寬度的矩形波，通過(guò)對(duì)功放管通斷時(shí)間的控制，改變輸出到電機(jī)繞組上的平均電流。有了 16種不同頻率而且互相不重疊的脈沖后，就可以提取 16 種頻率的脈沖中所需要的幾種來(lái)疊加成 0～ 65535pps 中任何頻率的輸出脈沖，從而構(gòu)成所需的連續(xù)可調(diào)的輸出脈沖。其原理框圖如圖 所示。用 verilog 來(lái)實(shí)現(xiàn)，具體描述如下： always(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 if(Count16[3:0]==439。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 18 頁(yè) 共 41 頁(yè) else Output16[10]=0。b1000_0000_0) Output16[7]=1。 if(Count16[11:0]==1239。 else Output16[2]=0。其中 0utPut16（ 15）就是最高位，其頻率最高。 else begin key_tmp[0]=KEY[0]amp。 key_tmp[4]=KEY[4]amp。 key_tmp[8]=KEY[8]amp。 key_tmp[12]=KEY[12]amp。 swave_out=key_tmp[0]︳ key_tmp[1]︳ key_tmp[2]︳ key_tmp[3]︳ key_tmp[4]︳key_tmp[5]︳ key_tmp[6]︳ key_tmp[7]︳ key_tmp[8]︳ key_tmp[9]︳ key_tmp[10]︳ key_tmp[11]︳ key_tmp[12]︳ key_tmp[13]︳ key_tmp[14]︳ key_tmp[15]。然而，結(jié)合后續(xù)所需模塊，分析可知，由于需要可調(diào)的加速度，所以，系統(tǒng)每秒鐘都要根據(jù)加速度調(diào)整輸出脈沖的個(gè)數(shù)。b1111_1111) sclkout=1。由 iocontrol 來(lái)控制輸出到整個(gè)系統(tǒng)的輸出 OUTPUT。而對(duì)于負(fù)的加速度，小于 0的結(jié)果則被強(qiáng)制為系統(tǒng)所能輸出的最小脈沖數(shù) 0。b0000_0010) speed=1639。 else//skeyout=speed。本系統(tǒng)能設(shè)定的速度范圍為 0～ 65535pps，不過(guò)，由于速度差距不大時(shí)示波器上不容易看出區(qū)別，所以，外接的 DPI 開(kāi)關(guān)只為 8位，設(shè)定的速度為 256 級(jí)，這樣可以方便地 觀測(cè)輸出波形。當(dāng) pulse_counter 達(dá)到 maxplus 的時(shí)候，iocontrol 為‘ 0’， WAVE_IN 被屏蔽掉，系統(tǒng)不輸出脈沖。一 臺(tái) PC、一塊 FPGA 芯片以及相關(guān)電路就可以實(shí)現(xiàn)很多復(fù)雜的功能。 應(yīng)用 FPGA 設(shè)計(jì)的步進(jìn)電機(jī)控制系統(tǒng)具有很好 的擴(kuò)展性，對(duì)于以后進(jìn)一步的升級(jí)極為方便，是一種極為實(shí)用和新穎的設(shè)計(jì)方法。 wire [15:0]KEY。 assign k_out=key_tmp。 if(Count16[2:0]==339。 else Output16[11]=0。b1000_0000) Output16[8]=1。 if(Count16[10:0]==1139。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 32 頁(yè) 共 41 頁(yè) else Output16[3]=0。b1000_0000_0000_0000) Output16[0]=1。Output16[2]。Output16[6]。Output16[10]。Output16[14]。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 34 頁(yè) 共 41 頁(yè) input CLK。 reg [23:0]pulse_counter。 assign speedup=1639。 if(count23==839。 if(SET==839。 else if(SET==839。 end else//if(sclkout==1) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 37 頁(yè) 共 41 頁(yè) begin if(speedup[16]==0) skeyout=skeyout+speedup[15:0]。 input RESET,