【正文】 做到瞬時(shí)起動(dòng)、停止、正反轉(zhuǎn)之快速、頻繁的定位動(dòng)作。也因其屬開(kāi)回路控制，故最適合于在短距離、高頻度、高精度之定位控制的場(chǎng)合下使用。 （ 7）高信賴(lài)性：使用步進(jìn)電機(jī)裝置與使用離合器、減速機(jī)及極限開(kāi)關(guān)等其它裝置相較，步進(jìn)電機(jī)的故障及誤動(dòng)作少，所以在檢查及保養(yǎng)時(shí)也較簡(jiǎn)單容易。 步進(jìn)電機(jī)的結(jié)構(gòu)及其控制原理 步進(jìn)電機(jī)作為一種電脈沖 —— 角位移的轉(zhuǎn)換元件，它受脈沖信號(hào)控制，其位移與輸入脈沖個(gè)數(shù)成嚴(yán)格正比的關(guān)系，它主要包括脈沖分配器和功率放大器兩部分，如圖 所示： 圖 構(gòu)框圖 控制 裝置 脈沖 分配器 功率 放大器 電 機(jī) 方向信號(hào) 脈沖信號(hào) 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 5 頁(yè) 共 41 頁(yè) 步進(jìn)電機(jī)是由電脈沖信號(hào)控制的機(jī)電執(zhí)行元件，其控制原理如圖 所示。 圖 步進(jìn)電機(jī)控制原理圖 圖 所示的為輸入脈沖與旋轉(zhuǎn)角之間的關(guān)系（注： CW 方向：順時(shí)針?lè)较颍籆CW方向：逆時(shí)針?lè)较颍?。每?lái)一個(gè) CP控制脈沖，脈沖分配器的輸出轉(zhuǎn) 換一次。同時(shí)，脈沖分配器還必須接受控制器的方向信號(hào)，從而決定其輸出的狀態(tài)轉(zhuǎn)換是按正序或者按反序轉(zhuǎn)換，于是就決定了步進(jìn)電動(dòng)機(jī)的轉(zhuǎn)向。本設(shè)計(jì)的工作是要設(shè)計(jì)出前面所提的 CP脈沖，輸入給脈沖分配器，從而達(dá)到所要求的電機(jī)工作性能。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 6 頁(yè) 共 41 頁(yè) 3 Verilog HDL 語(yǔ)言及相 關(guān)軟件介紹 本章首先介紹 FPGA 的基本知識(shí)，以及硬件語(yǔ)言 verliog HDL；在此基礎(chǔ)上介紹設(shè)計(jì)中需要使用的軟件開(kāi)發(fā)平臺(tái) Xilinx 及其相關(guān)軟件工具，以使后面的設(shè)計(jì)比較完整。它是作為專(zhuān)用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 FPGA 的基本特點(diǎn)主要有： （ 1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶(hù)不需要投片生產(chǎn)，就能得到合適的芯片。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 （ 5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。 加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA進(jìn)入工作狀態(tài)。 FPGA 的編程無(wú)須專(zhuān)用的 FPGA 編程器，只須用通用的 EPROM 或 E2PROM 編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 Verilog HDL 簡(jiǎn)介 Verilog HDL 是一種用于數(shù)字系統(tǒng)設(shè)計(jì)的語(yǔ)言。 Verilog HDL 是一種行為描述的語(yǔ)言，也是一種結(jié)構(gòu)描 述的語(yǔ)言。 Phil Moobry 后來(lái)成了 Verilog XL 的主要設(shè)計(jì)者和 Cadence 公司的第一個(gè)合伙人。 1986年他 Verilog HDL 的發(fā)展又做了重大貢獻(xiàn) :提出了用快速門(mén)級(jí)仿真的 XL算法。 1989年 ， Cadence公司收購(gòu) GDA 公司， Verilog HDL 語(yǔ)言成了 Cadence 公司的財(cái)產(chǎn)。在電子產(chǎn)業(yè)界，由于Verilog HDL 所具有的通用性，它成為可支持不同層次的設(shè)計(jì)者需求的標(biāo)準(zhǔn)語(yǔ)言。 Verilog HDL 模塊完全嵌在 module 和 endmodule 關(guān)鍵字之間，每個(gè)程序包括四個(gè)部分 :模塊聲明、端口定義、信號(hào)類(lèi)型說(shuō)明和邏輯功能描述。格式如下 : Module 模塊名 (端口 1，端口 2，?? )。 （ 2）端口定義 對(duì)模塊的輸入輸出端口要明確說(shuō)明，格式如下 : Input 端口名 1，端口名 2， 端口名 N；∥輸入端口 Output 端口名 1，端口名 2， 端口名 N；∥輸 出端口 Inout 端口名 1，端口名 2,端口名 N；∥輸入∕輸出端口 端口是模塊與外界或其他模塊連接或通信的信號(hào)線，有三種類(lèi)型。Verilog 語(yǔ)言提供了各仲信號(hào)類(lèi)型，分別模擬實(shí)際電路中的物理連接和物理實(shí)體。如果信號(hào)的數(shù)據(jù)類(lèi)型缺省，則默認(rèn)為 wire 型。 reg型 :最常用的寄存器型變量，與 wire 相比它要被明確地賦值。該方法簡(jiǎn)單，只需將邏輯表達(dá)式放在“ assign”后即可。B)。如： And c2(out， in1， in2)。 Verliog HDL 綜合設(shè)計(jì)過(guò)程 通常，設(shè)計(jì)過(guò)程可劃分為下述 6個(gè)步驟 : (1)設(shè)計(jì)要求的定義； (2)用 Verliog HDL 進(jìn)行設(shè)計(jì)描述 (系統(tǒng)描述與代碼設(shè)計(jì) )。 Xilinx 簡(jiǎn)介及相關(guān)軟件工具 Xilinx 數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù) 所謂現(xiàn)場(chǎng)集成技術(shù)，是指一個(gè)數(shù)字系統(tǒng)的單片化設(shè)計(jì)和實(shí)現(xiàn)可以在實(shí)驗(yàn)室現(xiàn)場(chǎng)進(jìn)行，是指采用 FPGA、 CPLD 為代表 的可編程邏輯器件作為數(shù)字系統(tǒng)實(shí)現(xiàn)的目標(biāo)載中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 9 頁(yè) 共 41 頁(yè) 體來(lái)進(jìn)行的數(shù)字系統(tǒng)單片的現(xiàn)場(chǎng)設(shè)計(jì)、現(xiàn)場(chǎng)仿真、現(xiàn)場(chǎng)實(shí)現(xiàn)的技術(shù)。 Xilinx 數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的設(shè)計(jì)流程 Xilinx 數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成的設(shè)計(jì)流程，主要有以下幾個(gè)部分。最新的 Xilinx FPGA 開(kāi)發(fā)系統(tǒng)提供的一個(gè)電路邏輯圖，Verilog HDL 行為描述等兼容的輸入環(huán)境和可配置接口，既可以采用電路邏輯，也可以采用 Verilog HDL 源碼程序作為邏輯設(shè)計(jì)的手段。該過(guò)程主要分為輸入文件的編譯 邏輯單元的分解規(guī)劃目標(biāo)芯片中的布局布線 時(shí)延分析 配置文件的建立。 （ 3）設(shè)計(jì)的仿真過(guò)程。一是邏輯功能仿 真，即對(duì)經(jīng)過(guò)合并處理的網(wǎng)表文件進(jìn)行邏輯功能的驗(yàn)證，這時(shí)不考慮布線及不同分區(qū)規(guī)劃而產(chǎn)生的時(shí)延對(duì)系統(tǒng)功能的影響，僅僅為了驗(yàn)證系統(tǒng)設(shè)計(jì)的功能；二是布局、布線后的 LCA系統(tǒng)仿真，此時(shí)要考慮不同的布線，分區(qū)規(guī)劃產(chǎn)生的各種時(shí)延對(duì)系統(tǒng)功能的影響。根據(jù)不同的器件結(jié)構(gòu)，目前常用的下載可分為如下3 種：在線系統(tǒng)可編程技術(shù) ISP，在線系統(tǒng)可重配置技術(shù) ISR，一次性編程技術(shù)。 軟件工具 本研究課題采用 Xilinx公司的 ISE集成開(kāi)發(fā)軟件。編譯和綜合沒(méi)有錯(cuò)誤后，再在 ISE中調(diào)用外掛的 Modelsim SE軟件進(jìn)行邏輯功能仿真，確認(rèn)沒(méi)有錯(cuò)誤后再進(jìn)行 FPGA的布局和布線，并進(jìn)一步進(jìn)行整個(gè)系統(tǒng)的時(shí)延仿真。流程可見(jiàn)圖 。下面簡(jiǎn)要說(shuō)明各功能的作用 [12]： 設(shè)計(jì)輸入： ISE 提供的設(shè)計(jì)輸入工具包括用于 HDL 代碼輸入和查看報(bào)告的ISE 文本編輯器（ The ISE Text Editor），用于原理圖編輯的工具 ECS（ The Engineering Capture System），用于生成 IP Core 的 Core Generator，用于狀態(tài)機(jī)設(shè)計(jì)的 StateCAD 以及用于約束文件編輯的 Constraint Editor 等。 仿真： ISE本身自帶了一個(gè)具有圖形化波形編輯功能的仿真工具 HDL Bencher，同時(shí)又提供了使用 Mentor 公司 的 Modelsim 公司進(jìn)行仿真的接口。 下載：下載功能包括了 BitGen，用于將布局布線后的設(shè)計(jì)文件轉(zhuǎn)換為位流文件，還包括了 IMPACT，功能是進(jìn)行芯片配置和通信，控制將程序燒寫(xiě)到 FPGA 芯片中去。它采用直接優(yōu)化 的編譯技術(shù)、 Tcl/Tk 技術(shù)、和單一內(nèi)核仿真技術(shù)，編譯仿真速度快，編譯的代碼與平臺(tái)無(wú)關(guān)，便于保護(hù) IP 核，個(gè)性化的圖形界面和用戶(hù)接口，為用戶(hù)加快調(diào)錯(cuò)提供強(qiáng)有力的手段，是 FPGA/ASIC 設(shè)計(jì)的首選仿真軟件。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對(duì)于大家都關(guān)心的仿真速度問(wèn)題，以 Xilinx 公司 提供的 OEM 版本 Modelsim XE 為例，對(duì)于代碼少于 40000 行的設(shè)計(jì)， Modelsim SE 比 ModelSim XE 要快 10 倍；對(duì)于代碼超過(guò) 40000 行的設(shè)計(jì)， Modelsim SE 要比 Modelsim XE 快近 40倍。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 12 頁(yè) 共 41 頁(yè) 4 設(shè)計(jì)與實(shí)現(xiàn)過(guò)程 對(duì)于步進(jìn)電機(jī)控制系統(tǒng)，一般的設(shè)計(jì)方法有三種，它們是：模擬電路的方法，單片 機(jī)的方法，應(yīng)用專(zhuān)用邏輯電路的方法。 對(duì)于模擬電路的方法目前已經(jīng)很少采用，本設(shè)計(jì)就不再敘述。本設(shè)計(jì)是基于第三種方法而設(shè)計(jì)的，以下具體說(shuō)明該方法的設(shè)計(jì)過(guò)程 [13][14][15]。主要的功能定義是： （ 1）基準(zhǔn)時(shí)鐘給定一個(gè)固定值； （ 2）輸出脈沖個(gè)數(shù)設(shè)定在一定范圍內(nèi)可調(diào)； （ 3）輸出脈沖速率設(shè)定在一定范圍內(nèi)可調(diào)； （ 4）輸出脈沖加速度設(shè)定在一定范圍內(nèi)可調(diào)； （ 5）用 FPGA實(shí)現(xiàn)。步進(jìn)電動(dòng)機(jī)靠定子、轉(zhuǎn)子磁極間的電磁力來(lái)進(jìn)行工作，當(dāng)它處于 “ 雙拍 ” 狀態(tài)工作時(shí)，其定位位置是正好位于兩通電磁極的中間， 即依靠?jī)赏姶艠O電磁吸引力的平衡而獲得的。 步進(jìn)電機(jī)細(xì)分驅(qū)動(dòng)方式就是應(yīng)用了中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 13 頁(yè) 共 41 頁(yè) 這一原理，在細(xì)分驅(qū)動(dòng)時(shí)，細(xì)分控制器通過(guò)控制各相激磁繞 組電流的逐步增大及逐步減小，讓轉(zhuǎn)子處于多個(gè)磁力平衡狀態(tài)使電機(jī)內(nèi)部的合成磁場(chǎng)為均勻的圓形旋轉(zhuǎn)磁場(chǎng)，實(shí)現(xiàn)步距角變小、電動(dòng)機(jī)的旋轉(zhuǎn)得到細(xì)化的目的。 采用 FPGA 控制步進(jìn)電機(jī)，利用其中的 EAB 可以構(gòu)成存放電機(jī)各相電流所需的控制波形數(shù)據(jù)表和利用 FPGA 設(shè)計(jì)的數(shù)字比較器可以同步產(chǎn)生多路 PWM 電流波形，對(duì)多相步進(jìn)電機(jī)進(jìn)行靈活的控制。用 FPGA 實(shí)現(xiàn)多路 PWM 控制，無(wú)須外接 D/A 轉(zhuǎn)換器，使外圍控制電路大大簡(jiǎn)化，控制方式簡(jiǎn)潔，控制精度高、控制效果好。 脈寬調(diào)制式 (PWM)細(xì)分驅(qū)動(dòng)電路是把 D/A 輸出的控制電壓加在脈寬調(diào)制電路的輸入端，脈寬調(diào)制電路將輸入的控制電壓轉(zhuǎn)換成相應(yīng)脈沖寬度的矩形波，通過(guò)對(duì)功放管通斷時(shí)間的控制，改變輸出到電機(jī)繞組上的平均電流。和斬波式細(xì)分驅(qū)動(dòng)電路相比，脈寬調(diào)制式細(xì)分驅(qū)動(dòng)電路的控制精度高，工作頻率穩(wěn)定，它的作用是將給定的電壓信號(hào)調(diào)值制成接近連續(xù)的信號(hào)，角速度的波動(dòng)也隨著細(xì)分?jǐn)?shù)的增大而減小，一般角速度波動(dòng)與步距角成正比，與細(xì)分?jǐn)?shù)成反比。 步進(jìn)電機(jī)脈沖信號(hào)控制系統(tǒng)的實(shí)現(xiàn) 在數(shù)字電路中我們可以采用計(jì)數(shù)器分頻的方法，得到所需要的脈沖信號(hào)。為了達(dá)到本設(shè)計(jì)的設(shè)計(jì)要求，可以采用不同頻率的脈沖疊加，示意如圖 [18][19]。有了 16種不同頻率而且互相不重疊的脈沖后，就可以提取 16 種頻率的脈沖中所需要的幾種來(lái)疊加成 0～ 65535pps 中任何頻率的輸出脈沖，從而構(gòu)成所需的連續(xù)可調(diào)的輸出脈沖。因此可以將系統(tǒng)劃分為兩個(gè)部分，脈沖發(fā)生部分和脈沖控制部分，最后將二者用一個(gè)頂層的程序連接起來(lái)， 故設(shè)計(jì)系統(tǒng)的總體框圖如圖 。為了使結(jié)果比較清晰，可以把系統(tǒng)分成兩個(gè)部分，控制部分 產(chǎn)生部分 ，這兩個(gè)部分分別對(duì)應(yīng)圖 ，這兩部分設(shè)計(jì)完成后，通過(guò)一張頂層的原理圖連接起來(lái)就構(gòu)成了一個(gè)完整脈沖信號(hào)發(fā)生器系統(tǒng)。 脈沖產(chǎn)生部分 脈沖產(chǎn)生模塊是步進(jìn)電機(jī)控制系統(tǒng)的核心部分，該模塊由 16bit 計(jì)數(shù)器、 16種頻率的脈沖產(chǎn)生模塊和脈沖疊加模塊組成。其原理框圖如圖 所示。為了實(shí)現(xiàn)這 16 種頻率的脈沖，需要一個(gè) 16bit 的計(jì)數(shù)器。用 Verilog語(yǔ)言描述如下： always（ posedge CLK or negedge RESET） begin if(!RESTE) Count16=0。 end 程序中的 CLK 就是由控制分頻得到 65536HZ 的時(shí)鐘產(chǎn)生的 16bit 計(jì)數(shù)器的 16種狀態(tài)，提供給下一個(gè)模塊使用，以便產(chǎn)生 16 種頻率的唯一狀態(tài)，以保持一個(gè)基準(zhǔn)時(shí)鐘周 期的脈沖。用 verilog 來(lái)實(shí)現(xiàn)，具體描述如下： always(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 if(Count16[1:0]==239。 else Output16[14]=0。b100) Output16[13]=1。 if(Count16[3:0]==439。 else Output16[12]=0。b1000_0) Output16[11]=1。 if(Count16[5:0]==639。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 18 頁(yè) 共 41 頁(yè) else Output16[10]=0。b1000_000) Output16[9]=1。 if(Count16[7:0]==839。 else Output16[8]=0。b1000_0000_0) Output16[7]=1。 if(Count16[9:0]==1039。 else Output16[6]=0。b1000_0000_000) Output16[5]=1。 if(Count16[11:0]==1239。 else Output16[4]=0。b1000_0000_0000_0) Output16[3]=1。 中北大學(xué) 信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 19 頁(yè) 共 41 頁(yè) if(Count16[13:0]==1439。 else Output16[2]=0。b1000_0000_0000_000) Ou