【正文】 t 端口名 1，端口名 2， 端口名 N；∥輸入端口 Output 端口名 1，端口名 2， 端口名 N；∥輸 出端口 Inout 端口名 1，端口名 2,端口名 N；∥輸入∕輸出端口 端口是模塊與外界或其他模塊連接或通信的信號線，有三種類型。 Xilinx 簡介及相關(guān)軟件工具 Xilinx 數(shù)字系統(tǒng)現(xiàn)場集成技術(shù) 所謂現(xiàn)場集成技術(shù)，是指一個數(shù)字系統(tǒng)的單片化設(shè)計和實現(xiàn)可以在實驗室現(xiàn)場進行，是指采用 FPGA、 CPLD 為代表 的可編程邏輯器件作為數(shù)字系統(tǒng)實現(xiàn)的目標載中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 9 頁 共 41 頁 體來進行的數(shù)字系統(tǒng)單片的現(xiàn)場設(shè)計、現(xiàn)場仿真、現(xiàn)場實現(xiàn)的技術(shù)。編譯和綜合沒有錯誤后，再在 ISE中調(diào)用外掛的 Modelsim SE軟件進行邏輯功能仿真，確認沒有錯誤后再進行 FPGA的布局和布線，并進一步進行整個系統(tǒng)的時延仿真。 對于模擬電路的方法目前已經(jīng)很少采用，本設(shè)計就不再敘述。和斬波式細分驅(qū)動電路相比，脈寬調(diào)制式細分驅(qū)動電路的控制精度高，工作頻率穩(wěn)定，它的作用是將給定的電壓信號調(diào)值制成接近連續(xù)的信號，角速度的波動也隨著細分數(shù)的增大而減小，一般角速度波動與步距角成正比，與細分數(shù)成反比。為了實現(xiàn)這 16 種頻率的脈沖，需要一個 16bit 的計數(shù)器。 else Output16[12]=0。 if(Count16[9:0]==1039。b1000_0000_0000_000) Output16[1]=1。 key_tmp[1]=KEY[1]amp。 key_tmp[9]=KEY[9]amp。 控制模塊 步進電機控制系統(tǒng)的控制模塊的主要功能是處理控制系統(tǒng)接收外部信息，如復位信號，電機轉(zhuǎn)速等信息，控制系統(tǒng)的核心 脈沖產(chǎn)生電路產(chǎn)生控制步進電機的脈沖信號以及系統(tǒng)輸出脈沖的總數(shù)和速度。 end end 程序中， CLK為輸入 8MHZ 的時鐘， sclkout 為每一個周期 (每秒 )的結(jié)束信號，供后面的模塊使用。 if(SET==839。amp。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 上圖顯示出脈沖產(chǎn)生部分和控制部分之間的邏輯關(guān)系，脈沖產(chǎn)生部分經(jīng) WAVE_IN輸出的脈沖輸入到脈沖控制部分，由脈沖控制部分最終輸出控制脈沖給步進電機的脈沖分配器，以此來控制電機。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 29 頁 共 41 頁 附 錄 （ 1） 脈沖發(fā)生部分總體程序： 39。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 30 頁 共 41 頁 else Count16=Count16+1。b1000_00) 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 31 頁 共 41 頁 Output16[10]=1。 else Output16[5]=0。 end always(posedge CLK or negedge RESET) begin if(!RESET) swave_out=0。Output16[7]。Output16[15]。 wire [16:0]speedup。 else sclkout=0。b0000_0000_1000_0000。 output OUTPUT。 end endmodule （ 3）連接兩個模塊的頂層部分： 39。b0000_0001) speed=1639。b0。 reg [7:0]count23。Output16[13]。Output16[5]。 else Output16[1]=0。b1000_0000_00) Output16[6]=1。 if(Count16[4:0]==539。 reg [15:0]key_tmp。對于采用的硬件描述語言 Verilog HDL，該語言較容易理解，最大的好處就是不受器件的限制，可以完全無障礙移植到任何其它半導體公司的 FPGA/CPLD 上去使用。 圖 （ b）綜合 RTL原理圖內(nèi)部結(jié)構(gòu)部分 由上面的部分內(nèi)部結(jié)構(gòu)圖可知：計數(shù)器 COUNT up 模塊是一個 23bit 計數(shù)器，它和輸出開關(guān) RESET 共同來實現(xiàn)對總脈沖個數(shù)的控制。b1111_1111。因此，可以把加速度分為正和負兩種情況，在和前一秒輸出的脈沖個數(shù)相加前先進行判斷。 end else begin count23=count23+1。 key_tmp[15]=KEY[15]amp。 key_tmp[7]=KEY[7]amp。所以，與這些為“ 1”的位相連接的與門打開，讓對應(yīng)頻率的脈沖1/16CLK、 1/32CLK、 1/64CLK、 1/128CLK、 1/256CLK 和 1/1024CLK 輸出到 16 輸入的或門上進行疊加。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 19 頁 共 41 頁 if(Count16[13:0]==1439。 else Output16[8]=0。b100) Output16[13]=1。 脈沖產(chǎn)生部分 脈沖產(chǎn)生模塊是步進電機控制系統(tǒng)的核心部分，該模塊由 16bit 計數(shù)器、 16種頻率的脈沖產(chǎn)生模塊和脈沖疊加模塊組成。用 FPGA 實現(xiàn)多路 PWM 控制，無須外接 D/A 轉(zhuǎn)換器，使外圍控制電路大大簡化，控制方式簡潔，控制精度高、控制效果好。 SE 版和 OEM 版在功能和性能方面有較大差別，比如對于大家都關(guān)心的仿真速度問題，以 Xilinx 公司 提供的 OEM 版本 Modelsim XE 為例，對于代碼少于 40000 行的設(shè)計， Modelsim SE 比 ModelSim XE 要快 10 倍；對于代碼超過 40000 行的設(shè)計， Modelsim SE 要比 Modelsim XE 快近 40倍。根據(jù)不同的器件結(jié)構(gòu)，目前常用的下載可分為如下3 種：在線系統(tǒng)可編程技術(shù) ISP，在線系統(tǒng)可重配置技術(shù) ISR，一次性編程技術(shù)。如： And c2(out， in1， in2)。 Verilog HDL 模塊完全嵌在 module 和 endmodule 關(guān)鍵字之間，每個程序包括四個部分 :模塊聲明、端口定義、信號類型說明和邏輯功能描述。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的 EPROM 或 E2PROM 編程器即可。本設(shè)計的工作是要設(shè)計出前面所提的 CP脈沖，輸入給脈沖分配器，從而達到所要求的電機工作性能。 （ 2）位置及速度控制：步進電機在輸入脈沖信號時，可以依輸入的脈沖數(shù)作固定角度的回轉(zhuǎn)進而得到靈活的角度控制 (位置控制 )，并可得到與該脈沖信號周波數(shù)(頻率 )成比例的回轉(zhuǎn)速度。 、五相的為 176。 合成的磁場矢量的幅值決定了電機旋轉(zhuǎn)力矩的大小，相鄰兩個合成磁場矢量的夾角大小決定了該步距角的大小?，F(xiàn)在，數(shù)字集成電路的設(shè)計越來越多地采用 Verilog HDL+FPGA的設(shè)計方法。 第二章作了 Verilog HDL語言及相關(guān)軟件介紹，依次介紹了 FPGA， Verilog HDL，Xilinx及其 ISE集成開發(fā)軟件 的設(shè)計流程，同時對第三方仿真軟件 Modelsim也作了相關(guān)介紹。 步進電機的一些基本參數(shù) （ 1） 電機固有步距角： 它 表示控制系統(tǒng)每發(fā) 出 一個步進脈沖信號，電機所轉(zhuǎn)動的角度。 （ 3） 保持轉(zhuǎn)矩（ HOLDING TORQUE）：是指步進電機通電但沒有轉(zhuǎn)動時，定子鎖住轉(zhuǎn)子的力矩。 （ 6）中低速時具備高轉(zhuǎn)矩：步進電機在中低速時具有較大的轉(zhuǎn)矩，故能夠較同級伺服電機提供更大的扭力輸出。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分 [7]。用 verilog HDL 描述的電路設(shè)中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 7 頁 共 41 頁 計就是該電路的 Verliog HDL 模型，也稱為模塊。 （ 3）信號類型聲明 對模塊所用到的信號 (包括端口信號、節(jié)點信號等 )都必須進行數(shù)據(jù)類型定義。 對于利用現(xiàn)場集成技術(shù)來實現(xiàn)數(shù)字系統(tǒng)的單片化，其基本要素是 : (1)現(xiàn)場集成的目標載體一現(xiàn)場可編程器件； (2)現(xiàn)場集成的設(shè)計工具及 PI 庫資源； (3)針對具體目標器件的不同編程方式 [8][9][10][11]。時延仿真沒有中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 10 頁 共 41 頁 錯誤后，將電路轉(zhuǎn)化成 Bit文件下載到 FPGA器件上實現(xiàn)其功能，再進行硬件功能 驗證。目前應(yīng)用最多的是單片機的控制方法。因此，在此研究中，我們選用脈寬調(diào)制式細分驅(qū)動電路 [16][17]。所以，這部分的第一個模塊就是用來產(chǎn)生一個 16bit 的計數(shù)器。 if(Count16[4:0]==539。b1000_0000_00) Output16[6]=1。 else Output16[1]=0。Output16[1]。Output16[9]。根據(jù)其所要實現(xiàn)的功能，經(jīng)分析可知該模塊主要由頻率產(chǎn)生模塊，總輸出脈沖數(shù)控制模塊和每秒輸出的脈沖個數(shù)寄存器更新模塊構(gòu)成。 （ 2）總輸出脈沖數(shù)控制模塊 該模塊可以用一個 23 bit 的計數(shù)器和一個輸出開關(guān)來實現(xiàn)對總輸出脈沖個數(shù)的控制。b0000_0000) speed=0。(skeyout=speedup[15:0])) skeyout=skeyoutspeedup[15:0]。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 28 頁 共 41 頁 結(jié) 論 對于步進電機控制系統(tǒng)的設(shè)計可以采用三種方法，分別是：模擬電路的方法、單片機的方法和應(yīng)用專用 邏輯電路的方法。timescale lns/100ps module step_wave(CLK,RESET,KEY,k_out,WAVE_OUT)。 end always(negedge CLK) begin if(Count16[0]==1) Output16[15]=1。 else Output16[10]=0。 if(Count16[11:0]==1239。 else begin key_tmp[0]=KEY[0]amp。 key_tmp[8]=KEY[8]amp。 swave_out=key_tmp[0]|key_tmp[1]|key_tmp[2]|key_tmp[3]|key_tmp[4]|key_tmp[5]|key_tmp[6]|key_tmp[7]|key_tmp[8]|key_tmp[9]|key_tmp[10]|key_tmp[11]|key_tmp[12]|key_tmp[13]|key_tmp[14]|key_tmp[15]。 wire [23:0]max_plus。 end end always(posedge CLK or negedge RESET) //(RESET,WAVE_IN,pulse_counter,iocontrol,max_plus) if(! RESET) begin iocontrol=1。 else if(SET==839。 output [15:0]k_out。 else skeyout=speed。 else if(SET==839。 count23=839。 reg sclkout,iocontrol。 key_tmp[13]=KEY[ 13]amp。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 33 頁 共 41 頁 key_tmp[5]=KEY[5]amp。b1000_0000_0000_000) Output16[1]=1。 if(Count16[9:0]==1039。 else Output16[12]=0。 reg [15:0]Count16。系統(tǒng)采用的模塊化的設(shè)計方法，為系統(tǒng)的設(shè)計和維護提供了方便，同時也提高了系統(tǒng)性能的可擴展性。 中北大學 信息商務(wù)學院 2021 屆畢業(yè)設(shè)計說明書 第 26 頁 共 41 頁 （ a）綜合 RTL原理圖 由上圖可知，脈沖控制部分邏輯功能有四個輸入端，分別為： SET(7:0)， CLK，RESET， WAVE_IN；三個輸出端： KEYOUT(15： 0)， CLKOUT， OUTPUT。 else speed=SET*839。由于最大輸出的脈沖數(shù)為 65535，而且負的脈沖輸出個數(shù)沒有意義，所以，在對脈沖輸出個數(shù)的寄存器更新前，要確保新的輸出脈沖個數(shù)在 0～ 65535 之間。b0。Output16[14]。Output16[6]。例如，要每秒鐘輸出 8000 個 脈沖，則先把8000 化成二進制 :1111101000000，得出對應(yīng)位 a12， a11， a10， a9，