【導(dǎo)讀】各種多步進(jìn)電機(jī)控制場(chǎng)合。對(duì)于大功率步進(jìn)電機(jī)，一般采用CPU與專用步進(jìn)電機(jī)驅(qū)動(dòng)器聯(lián)合工作的方式，CPU產(chǎn)生。脈沖，控制停啟、正反轉(zhuǎn)等，專用步進(jìn)電機(jī)驅(qū)動(dòng)器則進(jìn)行脈沖環(huán)形分配及功率驅(qū)動(dòng)。上述兩種控制方式，簡(jiǎn)單方便，易于實(shí)現(xiàn)，但步進(jìn)電機(jī)工作時(shí)，都要占用。CPU時(shí)間，降低了控制系統(tǒng)的實(shí)時(shí)處理性能。本文采用ALTERA公司的FLEX10K10系列CPLD器件，設(shè)計(jì)了專用的步進(jìn)電機(jī)控制電路，取。Language)作為設(shè)計(jì)輸入。這大大縮短了系統(tǒng)的設(shè)計(jì)周期,提高了產(chǎn)品的設(shè)計(jì)及開發(fā)效率。CPLD產(chǎn)品中部分是采用菊花在系統(tǒng)編程方式的。已成為當(dāng)今世界上各類可編程器件發(fā)展的趨勢(shì)。因?yàn)樗s了價(jià)格昂貴，操作不便的專用編程器，下隨時(shí)可進(jìn)行在線編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嗥芯幊?。其編程次?shù)多達(dá)1萬次。輕易地實(shí)現(xiàn)紅外編程，超聲編程或無線編程，或通過電話線遠(yuǎn)程在線編程。軍事器件上有特殊用途。CPLD的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控。方面有非常廣闊的應(yīng)用前景。

　　

【正文】 hen 2=w=11111011。disp=hh。 when others=w=11111111。 end case。 End if。 End process。 End。 步進(jìn)電機(jī)方向控制 和彈跳消除電路 步進(jìn)電機(jī)的方向控制采用一個(gè) D觸發(fā)器，并 加上反相器構(gòu)成回路，實(shí)現(xiàn)電機(jī)的正反轉(zhuǎn)輪流控制。 因 系統(tǒng) 采用按鍵構(gòu)成觸點(diǎn)輸入回路 ， 通過鍵 的閉合或斷開 ， 以電平的形式反映 工作狀態(tài) 。 由于鍵盤 閉合或斷開時(shí)觸點(diǎn)有機(jī)械抖動(dòng) ， 使輸出信號(hào)波形出現(xiàn)振蕩 ， 即雖然只是按下按鍵一次然后放掉 ，結(jié)果在按鍵信號(hào)穩(wěn)定前后 ， 會(huì) 出現(xiàn)了一些不該存在的噪聲 。 如果將這樣的信號(hào)直接輸入至計(jì)數(shù)器之類的電路 ， 結(jié)果將可能造成錯(cuò)誤的計(jì)數(shù)而導(dǎo)致系統(tǒng)控制混亂 。 彈跳消除電路的功能就是將彈跳信號(hào)中的噪聲消除 ， 使之變?yōu)橹挥幸粋€(gè)時(shí)鐘周期的穩(wěn)定的按鍵信號(hào) 。 彈跳消除模塊的設(shè)計(jì)塊采用原理圖設(shè)計(jì)輸入形式 ， 其原理圖如圖 10 所示 。 按鍵的信號(hào) 為 KEY1， 其中 CLK16M 是電路的時(shí)鐘脈沖信號(hào) (應(yīng)視為取樣信號(hào) )。 KEY1 信號(hào)經(jīng)過兩級(jí)的Ｄ觸發(fā)器延遲后 ，然后再用ＲＳ觸發(fā)器作處理 。 圖 10 彈跳消除模塊的原理圖 在 ＲＳ觸發(fā)器之前接上ＡＮＤ ＮＯＴ之后 ， 因在本系統(tǒng)中鍵盤是低電平有效，所以在 ＤＬＹ ＯＵＴ 前加入反相器， 則ＲＳ的組態(tài)如表 1 所示 。 當(dāng) Ｄ 0 為 1， 且Ｄ 1 也為 1 時(shí) ， 結(jié)果Ｓ =1， Ｒ =0， ＤＬＹ ＯＵＴ才會(huì)輸出 0。 這代表被取樣的ＫＥＹ信號(hào) ， 能被取樣到連續(xù)兩次 0， 所以認(rèn)為它已是穩(wěn)定的按下按鈕 。 同理Ｄ 0 為 0， 且Ｄ 1也為 0 時(shí) ， 結(jié)果Ｓ =0， Ｒ =1， ＤＬＹ 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 17 ＯＵＴ才會(huì)輸出 1。 這代表被取 樣的ＫＥＹ信號(hào) ， 能被取樣到連續(xù)兩次 1， 所以認(rèn)為它已是穩(wěn)定的放掉按鈕 。 同理若是Ｄ 0 為 1， 且Ｄ 1 為 0， 結(jié)果Ｓ =0， Ｒ =0， ＤＬＹ ＯＵＴ將維持先前的輸出不變 。Ｄ 0=0， Ｄ 1=1 也是如此 。 總之 ， 必須取樣到兩次才會(huì)輸出 1 或 0。 彈跳消除電路的時(shí)序仿真波形如圖 11 所示 。 由仿真圖形中可以發(fā)現(xiàn) ， 由外部輸入按鍵的Ｋ ＥＹ 1 信號(hào)前后噪聲都被消除掉 ， 如ＤＬＹ ＯＵＴ所示 。 圖 11 彈跳消除電路時(shí)序仿真圖 時(shí)鐘分頻 ＲＳ觸發(fā)器的前端連接與非門的處理原則是因?yàn)橐话闳说陌存I速度至多是 10 次 /ｓ ， 亦即一次按鍵時(shí)間是 100ｍｓ ， 所以 按下的時(shí)間可估算為 50ｍｓ 。 以取樣信號(hào) CLK頻率為 8ｍｓ ， 則可取樣到 6 次 。 為得到取樣信號(hào)， 在 彈跳消除模塊前需加入時(shí)鐘分頻模塊， 把 16 兆時(shí)鐘信號(hào)分頻，程序如下： library ieee。 use 。 use 。 entity div is port (clk16m:in std_logic。 clk:out std_logic)。 end。 architecture one of div is signal t:integer range 0 to 128000。 begin process(clk16m) begin if clk16m39。event and clk16m=39。139。 then if t=1280001 then t=0。 else t=t+1。 end if。 end if。 end process。 clk=39。139。 when t64000 else 39。039。 end。 4 運(yùn)行結(jié)果 實(shí)際 應(yīng)用時(shí)采用 JTAG 模式配置方法 ， 配置時(shí)我們需要 4 個(gè)必要的 Pin 腳，分別為 TDI、 TDO、TMS 及 TCK，還有一個(gè)選擇性的 Pin 腳 TRST。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 18 配置 步 驟如下： 1. 先將我們的 VHDL code 用 MaxPlus II pile ， Compiler 會(huì)自動(dòng)產(chǎn)生生出一個(gè) .sof 的文件 (要配置到 FLEX 系列的芯片的文件格式 )或 .pof 文件 (MAX 系列的芯片的文件格式 )。 2. 將 ByteBlasterMV Download Cable 安裝到 PC 上的插槽上及 FPGA系統(tǒng)的下載插口上。 3. 打開 MaxPlus II 上的 Programmer，點(diǎn)擊在 Option 選項(xiàng)上的 Hardware Setup 指令，選擇ByteBlasterMV cable 及對(duì)應(yīng)的 LPT Port。 4. 點(diǎn)擊在 File 選項(xiàng)的 Select Programming File 指令，并選擇要配置的文件 (FLEX 系列選 .sof 文件， MAX 系列選 .pof 文件 )。 5. 在 Programmer 視窗里點(diǎn)擊 Program 或 Configure 的按紐，如此 MaxPlus II 就會(huì)將配置文件通過 Download Cable 對(duì) FPGA芯片進(jìn)行配置。 在 系統(tǒng) 實(shí)際運(yùn)行時(shí)發(fā)現(xiàn)步進(jìn)電機(jī)啟動(dòng)時(shí)有失步現(xiàn)象， 除去軟件設(shè)計(jì)方面的原因外， 步進(jìn)電機(jī)失步 可能 有 以下幾種原因 ： ,不能直接上到一定頻率 ,一般近似梯形 為了提高步進(jìn)電機(jī) 高速啟動(dòng)性能，減少失步，常常采用“雙電壓”方法來驅(qū)動(dòng)步進(jìn)電機(jī)，如圖12 所示。 圖 12 雙電壓方式驅(qū)動(dòng)電路 其中 U1 為高壓電源， U2為低壓電源， VH 和 VL為 U1 和 U2 的開關(guān)控制信號(hào)。在一般的控制系統(tǒng)中，VH 由 VL 產(chǎn)生，即設(shè)計(jì)一個(gè)單穩(wěn)態(tài)電路來控制 VH，用 VL 上升沿來觸發(fā)單穩(wěn)，控制 T2 的導(dǎo)通時(shí)間。 在此用 CPLD 構(gòu)成數(shù)字單穩(wěn)，如圖 13 所示，實(shí)現(xiàn)了“雙電壓”驅(qū)動(dòng)電路。 圖 13 中由 4 路單穩(wěn)電路 DW， CLK2 為外部時(shí)鐘， DW 模塊中對(duì)該時(shí)鐘計(jì)數(shù)（計(jì)數(shù)值在編程時(shí) 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 19 設(shè)置），單穩(wěn)時(shí)間即為 CLK2周期與計(jì)數(shù)值的乘積，計(jì)數(shù)開始輸出高電平，計(jì)數(shù)結(jié)束，輸出低電平。 5 結(jié)論 這種步進(jìn)電機(jī)控制系統(tǒng)，由于采用了 CPLD 器件，將多個(gè)模塊合成在一起，功能強(qiáng)大，并且整個(gè)硬件結(jié)構(gòu)比較簡(jiǎn)潔。 利用 CPLD 器件本身的 JPAG 接口，還可針對(duì)不同類型步進(jìn)電機(jī)的 不同工作狀態(tài)進(jìn)行系統(tǒng)編程、修改和擴(kuò)充功能，有很好的實(shí)際應(yīng)用價(jià)值和 教學(xué)參考價(jià)值 。 回顧 畢業(yè)設(shè)計(jì)中這幾個(gè)月的學(xué)習(xí) 過程 ， 我 覺得受益匪 淺。 畢業(yè)設(shè)計(jì)是大學(xué)學(xué)習(xí)中非常重 要的一項(xiàng)內(nèi)容，它是全面檢驗(yàn)和提升專 業(yè)動(dòng)手能力的一個(gè)舞臺(tái) 。 步進(jìn)電機(jī)控制系統(tǒng) 設(shè)計(jì)中 ， 我完成了 電路板和外圍驅(qū)動(dòng)電路的設(shè)計(jì)，運(yùn)用 VHDL語(yǔ)言， 設(shè)計(jì)了各個(gè)軟件模塊并把他們連接成 一個(gè)整體 。 這個(gè)過程中 ，經(jīng)常 會(huì)遇到一些意想不到的問題， 如 顯示不準(zhǔn)確，鍵盤抖動(dòng)導(dǎo)致計(jì)數(shù)不準(zhǔn)等，但正是 在發(fā)現(xiàn)問題到解決問題這一過程中，逐步提高了自己的能力。 總之，畢業(yè)設(shè)計(jì)是一個(gè)理論聯(lián)系實(shí)際、理論應(yīng)用于實(shí)踐的過程，在這個(gè)過程中，需要自己獨(dú)立搜索、整理、分析資料，認(rèn)真研究，攻克難題，并按規(guī)范完成幾萬字的文檔寫作。通過這樣的鍛煉不僅加深了對(duì)大學(xué)四年所學(xué)基礎(chǔ)知識(shí)的理解，而且進(jìn)一步提高了自己 獨(dú)立分析問題、解決問題的 實(shí)際 能力。 基于 CPLD 的步進(jìn)電機(jī)控制系統(tǒng) 20 參考文獻(xiàn) [1] 潘松 《 VHDL實(shí)用教程 》 電子科技大學(xué)出版社 [2] 潘險(xiǎn)濤 步進(jìn)電機(jī)控制器的研制與開發(fā) 儀表技術(shù)與傳感器 2020年第 9期 [3] 楊樹國(guó) 多臺(tái)步進(jìn)電機(jī)的計(jì)算機(jī)控制及運(yùn)動(dòng)規(guī)劃 哈爾濱理工大學(xué)學(xué)報(bào) 2020年 6月 [4] 王良紅 有限狀態(tài)機(jī)的 VHDL語(yǔ)言描述 第 3卷第 1期 信息工程大學(xué)學(xué)報(bào) 2020年 3月 [5] 劉振棟 步進(jìn)電機(jī)接口電路的設(shè)計(jì) 1999年第 9期 電測(cè)與儀表 [6] 何福慶，曹養(yǎng)書，羅小兵等 可預(yù)置步進(jìn)電機(jī)驅(qū)動(dòng)器 成都大學(xué)學(xué)報(bào)（自然科學(xué)版）， 2020， 1 [7] How to implement the circuit in EAB within VHDL coding [8] 陳西文 《 I/O 接口程序設(shè)計(jì)入門與應(yīng)用 》 機(jī)械工業(yè)出版社