基于dspbuilder的fir數(shù)字濾波器的仿真設(shè)計(jì)(編輯修改稿)
2025-01-09 13:10 本頁面
【文章內(nèi)容簡介】 列等式： （71）圖71 4階FIR濾波器結(jié)構(gòu)在這個FIR濾波器中，總共存在3個延時節(jié)，4個乘法單元，一個4輸入的加法器。如果采用普通的數(shù)字信號處理器（DSP Processor）來實(shí)現(xiàn)，只能用串行的方式順序地執(zhí)行延時，乘加工作，這不可能在一個DSP（指數(shù)字信號處理器）指令周期內(nèi)完成，必須用多個指令周期來完成。但是，如果采用FPGA來實(shí)現(xiàn)，就可以采用并行結(jié)構(gòu)，在一個時鐘周期內(nèi)得到一個FIR濾波器的輸出。使用DSP Builder可以方便地在圖形化環(huán)境中設(shè)計(jì)FIR數(shù)字濾波器，而且濾波器系數(shù)的計(jì)算可以幫助Matlab強(qiáng)大的計(jì)算能力和現(xiàn)成的濾波器設(shè)計(jì)工具來完成。（一）3階常系數(shù)FIR濾波器的設(shè)計(jì)在此用以下示例來說明整個設(shè)計(jì)過程。假定一個3階的FIR濾波器，其可以表示為： 其中：，，是量化時附加的因子。這里采用直接I型來實(shí)現(xiàn)FIR濾波器。設(shè)計(jì)好的3階直接I型FIR濾波器模型圖可以參見圖72。圖72 3階FIR濾波器圖中模塊的參數(shù)作如下設(shè)置：Xin模塊：（Altbus）庫：Altera DSP Builder中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Node Type”設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“8”Yout模塊：（Altbus）庫：Altera DSP Builder中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Nope Type”設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“8”Parallel Adder Subtractor模塊：（Parallel Adder Subtractor）庫：Altera DSP Builder中Arithmetic庫“Add（+）Sub（）”設(shè)為“++++”Delay1，Delay2，Delay3模塊：（Delay）庫： Altera DSP Builder中Storage庫參數(shù)“Depth”設(shè)為“1”參數(shù)“Clock Phase Selection”設(shè)為“1”h0模塊：（Gain）庫：Altera DSP Builder 中Arithemtic庫參數(shù)“Gain Value”設(shè)為“63”參數(shù)“Map Gain Value to Bus Type”設(shè)為“Signed Integer”參數(shù)“Gate Value number of bits”設(shè)為“8”參數(shù)“Number of Pipeline Levels”設(shè)為“0”h1模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h2模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h3模塊：（Gain）參數(shù)“Gain Value”設(shè)為“63”其余同h0模塊。由于FIR濾波器的系數(shù)已經(jīng)給定，是一個常數(shù)，從圖中看到，在DSP Builder中可以用Gain（增益）模塊來實(shí)現(xiàn)的運(yùn)算，用延時Delay模塊來實(shí)現(xiàn)輸入信號序列的延時。設(shè)計(jì)完3階FIR濾波器模型后，就可以添加Simulink模塊進(jìn)行仿真了，如圖73所示。圖73 帶仿真模塊的3階濾波器模型新增的仿真模塊的參數(shù)作如下設(shè)置： Chirp Signal:模塊：（Chirp Signal） 庫：Simulink中Sources庫 參數(shù)“Initial Frequency（Hz）”設(shè)為“1” 參數(shù)“Target time”設(shè)為“10”參數(shù)“Frequency at target time（Hz）”設(shè)為“1” 參數(shù)“Interpret vectors parameter as 1D ”選中 Gain 模塊：（Gain） 庫：Simulink中Math Operations 庫 參數(shù)“Gain”設(shè)為“Element wise（K.*Vu）” Scope模塊：（Scope） 庫：Simulink中sinks庫參數(shù)“Number of Axes”為“2”其中，Chirp Signal模塊為線性調(diào)頻信號發(fā)生模塊，~1Hz。在該模型仿真中，使用默認(rèn)的仿真參數(shù)。（二）4階FIR濾波器節(jié)的設(shè)計(jì)對于直接I型FIR濾波器是可以級聯(lián)的，結(jié)構(gòu)見圖74，也就是說，在濾波器系數(shù)可改變的情況下，可以預(yù)先設(shè)計(jì)好一個FIR濾波器節(jié)，在實(shí)際應(yīng)用中通過不斷地調(diào)用FIR濾波器節(jié)，將其級聯(lián)起來，用來完成多階FIR濾波器的設(shè)計(jì)。圖74 直接I型FIR濾波器結(jié)構(gòu)圖75是一個直接I型的4階FIR濾波器節(jié)結(jié)構(gòu)。為了使該濾波器節(jié)的調(diào)用更為方便，在x輸入后插入一個延時單元，由3階濾波器演變成一個4階的，不過常系數(shù)項(xiàng)（系數(shù)項(xiàng)）恒為0。由于通信應(yīng)用中，F(xiàn)IR濾波器處理的往往是信號流，因而，增加一個延時單元不會影響FIR濾波器處理的結(jié)果，只是系統(tǒng)延時增加了一個時鐘周期。圖75 直接I型4階FIR濾波器模型對于該FIR濾波器節(jié)，其系統(tǒng)函數(shù)可以用下式來表示： （72）由于浮點(diǎn)小數(shù)在FPGA中實(shí)現(xiàn)比較困難，實(shí)現(xiàn)的代價太大，因而在DSP Builder中不妨使用整數(shù)運(yùn)算來實(shí)現(xiàn)，最后用位數(shù)舍取的方法得到結(jié)果。為了使參數(shù)可變，F(xiàn)IR濾波器系數(shù)、也作為輸入端口。在本設(shè)計(jì)中輸入序列的位寬設(shè)為9位。圖76顯示的就是一個設(shè)計(jì)好的4階FIR濾波器節(jié)，與圖72的常數(shù)FIR濾波器相比，這里運(yùn)用Product（乘法）模塊代替了Gain（增益）模塊。圖76 直接I型4階FIR濾波器節(jié)圖76中相關(guān)模塊的參數(shù)設(shè)置如下：xin、hnhnhnhn4模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“9”yn模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“output port”參數(shù)“number of bits”設(shè)為“20”xn4模塊：（Altbus）庫：Altera DSP Buider中Bus Manipulation庫參數(shù)“Bus Type”設(shè)為“signed Integ
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