【正文】 era DSP Buider中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“Node Type” 設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“9”P(pán)arallel Adder Subtractor模塊：(Parallel Adder Subtractor)庫(kù)：Altera DSP Buider中Arithmetic庫(kù)參數(shù)“Add(+)Sub()”設(shè)為“++++++”使用“Pipeline”參數(shù)“Clock Phaese Selectioon”設(shè)為“1”h0、hhhhhhhhhh1h1h1h1h1h1h1h1h1hh2h2h23模塊：（Delay）庫(kù)：Altera DSP Buider中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed Integer”參數(shù)“number of bits”設(shè)為“9”不過(guò)，在圖79中，對(duì)h1~h24統(tǒng)一設(shè)置了一個(gè)值：512，而實(shí)際上濾波器的系數(shù)要根據(jù)具體要求進(jìn)行計(jì)算。注意：在做好子系統(tǒng)后，要修改其Mask參數(shù)MaskType為“SubSystem AlteraBlockSet”。前一及的輸出端口x4接后一級(jí)x輸入端口，并附加上20個(gè)常數(shù)端口，作為FIR濾波器系數(shù)的輸入。（建立子系統(tǒng)的方法：選中模塊，在選中模塊上點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇“Create subsystem”。由FIR4tap模型建立子系統(tǒng)（SubSystem），并對(duì)端口信號(hào)進(jìn)行修改，把子系統(tǒng)更名為fir4tap，如圖77所示。比如要實(shí)現(xiàn)一個(gè)20階的低通濾波器，可以調(diào)用5個(gè)4階FIR濾波器來(lái)實(shí)現(xiàn)。圖76顯示的就是一個(gè)設(shè)計(jì)好的4階FIR濾波器節(jié)，與圖72的常數(shù)FIR濾波器相比，這里運(yùn)用Product（乘法）模塊代替了Gain（增益）模塊。為了使參數(shù)可變，F(xiàn)IR濾波器系數(shù)、也作為輸入端口。由于通信應(yīng)用中，F(xiàn)IR濾波器處理的往往是信號(hào)流，因而，增加一個(gè)延時(shí)單元不會(huì)影響FIR濾波器處理的結(jié)果，只是系統(tǒng)延時(shí)增加了一個(gè)時(shí)鐘周期。圖74 直接I型FIR濾波器結(jié)構(gòu)圖75是一個(gè)直接I型的4階FIR濾波器節(jié)結(jié)構(gòu)。在該模型仿真中，使用默認(rèn)的仿真參數(shù)。設(shè)計(jì)完3階FIR濾波器模型后，就可以添加Simulink模塊進(jìn)行仿真了，如圖73所示。圖72 3階FIR濾波器圖中模塊的參數(shù)作如下設(shè)置：Xin模塊：（Altbus）庫(kù)：Altera DSP Builder中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Node Type”設(shè)為“Input port”參數(shù)“number of bits”設(shè)為“8”Yout模塊：（Altbus）庫(kù)：Altera DSP Builder中Bus Manipulation庫(kù)參數(shù)“Bus Type”設(shè)為“signed integer”參數(shù)“Nope Type”設(shè)為“Output port”參數(shù)“number of bits”設(shè)為“8”P(pán)arallel Adder Subtractor模塊：（Parallel Adder Subtractor）庫(kù)：Altera DSP Builder中Arithmetic庫(kù)“Add（+）Sub（）”設(shè)為“++++”Delay1，Delay2，Delay3模塊：（Delay）庫(kù)： Altera DSP Builder中Storage庫(kù)參數(shù)“Depth”設(shè)為“1”參數(shù)“Clock Phase Selection”設(shè)為“1”h0模塊：（Gain）庫(kù)：Altera DSP Builder 中Arithemtic庫(kù)參數(shù)“Gain Value”設(shè)為“63”參數(shù)“Map Gain Value to Bus Type”設(shè)為“Signed Integer”參數(shù)“Gate Value number of bits”設(shè)為“8”參數(shù)“Number of Pipeline Levels”設(shè)為“0”h1模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h2模塊：（Gain）參數(shù)“Gain Value”設(shè)為“127”其余同h（0）模塊h3模塊：（Gain）參數(shù)“Gain Value”設(shè)為“63”其余同h0模塊。這里采用直接I型來(lái)實(shí)現(xiàn)FIR濾波器。（一）3階常系數(shù)FIR濾波器的設(shè)計(jì)在此用以下示例來(lái)說(shuō)明整個(gè)設(shè)計(jì)過(guò)程。但是，如果采用FPGA來(lái)實(shí)現(xiàn)，就可以采用并行結(jié)構(gòu)，在一個(gè)時(shí)鐘周期內(nèi)得到一個(gè)FIR濾波器的輸出。七、利用DSP Builder設(shè)計(jì)FIR數(shù)字濾波器圖71中顯示了一個(gè)典型的直接I型4階FIR濾波器，其輸出序列滿足下列等式： （71）圖71 4階FIR濾波器結(jié)構(gòu)在這個(gè)FIR濾波器中，總共存在3個(gè)延時(shí)節(jié)，4個(gè)乘法單元，一個(gè)4輸入的加法器。通過(guò)ModelSim仿真生成的TestBench可以驗(yàn)證生成的VHDL代碼與Simulink中DSP模型的一致性。與DSP Builder可以配合使用的HDL仿真器是ModelSim。同時(shí)，一樣可以使用Quartus強(qiáng)大的LogicLock功能和SignalTap測(cè)試技術(shù)。這里產(chǎn)生的網(wǎng)表文件稱為ATOM網(wǎng)表文件（如圖61所示），主要是EDIF一種參數(shù)可設(shè)置的，并含有具體器件系列硬件特征（如邏輯宏LCs、I/O單元、乘積項(xiàng)、嵌入式系統(tǒng)塊ESB等）的網(wǎng)表文件。由于這個(gè)過(guò)程操作可能比較繁瑣，所以DSP Builder的SignalCompiler相應(yīng)提供了一個(gè)接口，針對(duì)設(shè)計(jì)，自動(dòng)產(chǎn)生一個(gè)TCL腳本與綜合器Synplify或者LelnardoSpectrum相接。綜合器可以是SynplifyPro，也可以是LelnardoSpectrum，或者采用Altera自己的Quartus。采用手動(dòng)流程時(shí)，除了行為級(jí)仿真驗(yàn)證和設(shè)計(jì)輸入外，其它過(guò)程與標(biāo)準(zhǔn)的基于VHDL的EDA設(shè)計(jì)流程完全是一致的。在手動(dòng)流程中，設(shè)計(jì)者可以靈活地指定綜合、適配條件。在這兩步中，與一般的Matlab Simulink建模過(guò)程幾乎沒(méi)有什么區(qū)別，所不同的是設(shè)計(jì)模型庫(kù)采用Altera DSP Builder的Simulink庫(kù)，也不涉及到其它EDA軟件，沒(méi)有自動(dòng)流程和手動(dòng)流程的區(qū)別。如圖61所示，DSP Builder設(shè)計(jì)流程第一步是在Matlab/Simulink中進(jìn)行設(shè)計(jì)輸入，即在Matlab的Simulink環(huán)境中建立一個(gè)mdl模型文件，用圖形方式調(diào)用Altera DSP Builder和其它Simulink庫(kù)中的圖形模塊（Block），構(gòu)成系統(tǒng)級(jí)或算法級(jí)設(shè)計(jì)框圖（或稱Simulink設(shè)計(jì)模型）。而對(duì)后者的處理可以由FPGA/CPLD開(kāi)發(fā)工具Qua