【文章內(nèi)容簡(jiǎn)介】 計(jì)方案 FIR 和 IIR 設(shè)計(jì)方法 概述 IIR數(shù)字濾波器的設(shè)計(jì)方法有脈沖響應(yīng)不變法和雙線性變換法等； FIR 數(shù)字濾波器的設(shè)計(jì)方法有窗函數(shù)法、頻率采樣法、切比雪夫逼近法等。 IIR濾波器和 FIR濾波器的設(shè)計(jì)方法是很不同的。 IIR 濾波器設(shè)計(jì)方法有兩類，經(jīng)常用的一類設(shè)計(jì)方法是借助于模擬濾波器的設(shè)計(jì)方法進(jìn)行的。其設(shè)計(jì)步驟是：先設(shè)計(jì)模擬濾波器得到傳輸函數(shù) Ha（ s），然后將 Ha（ s）按某種方法轉(zhuǎn)換成數(shù)字濾波器的系統(tǒng)函數(shù) H（ z）。這一類方法相對(duì)容易一些，這是因?yàn)槟M濾波器設(shè)計(jì)方法已經(jīng)很成熟，它不僅有完整的設(shè)計(jì)公式，還有完善的圖表供查閱；另外，還有一些典型的濾波器類型可供我們使用。另一類是直接在頻域或者時(shí)域中進(jìn)行設(shè)計(jì)的，由于要解聯(lián)立方程，設(shè)計(jì)師需要計(jì)算機(jī)作輔助設(shè)計(jì)。 FIR 濾波器不能采用模擬濾波器的設(shè)計(jì)進(jìn)行轉(zhuǎn)換的方法，經(jīng)常用的是窗函數(shù)法和頻率采樣法。還有一種比較有效的方法是切比雪夫等波紋逼近法，需通過(guò)計(jì)算機(jī)輔助設(shè)計(jì)完成。 對(duì)于線性相位濾波器，通常采用 FIR 濾波器，其單位脈沖響應(yīng)滿足一定 條件，可以證明其相位特性在整個(gè)頻帶中是嚴(yán)格線性的，這是模擬濾波器無(wú)法達(dá)到的。當(dāng)然，也可以采用 IIR 濾波器，但必須使用全通網(wǎng)絡(luò)對(duì)其非線性相位特性進(jìn)行相位校正，這樣增加了設(shè)計(jì)與現(xiàn)實(shí)的復(fù)雜性。 濾波器設(shè)計(jì)方法比較 數(shù)字濾波器是語(yǔ)音與圖像處理、模式識(shí)別、雷達(dá)信號(hào)處理、頻譜分析等應(yīng)用中的一種基本的處理部件，它能滿足 濾 波器對(duì)幅度和相位特性的嚴(yán)格要求，避免模擬濾波器所無(wú)法克服的電壓漂移、溫度漂移和噪聲等問(wèn)題。 實(shí)現(xiàn)方案 目前濾波器的實(shí)現(xiàn)方法有三種：利用單片通用集成電路、 DSP 器件和可編程邏輯器件實(shí)現(xiàn)。 1） 單片通用集 成電路 目前 針對(duì) DSP 算法的集成電路器件主要是 ASSP 和 ASIC，它們均是半定制 13 集成電路，故在性能指標(biāo)、工作速度和可靠性上具有不可比擬的優(yōu)勢(shì) 。 但這種芯片的開(kāi)發(fā)周期長(zhǎng)、 開(kāi)發(fā)成本高，特別是在功能重構(gòu)以及應(yīng)用性修正上缺乏靈活性，正在逐漸失去其實(shí)用性。 2） 專用的 DSP 器件 在過(guò)去很長(zhǎng)一段時(shí)間， DSP 處理器 (如 TI 的 TMS320 系列 )是 DSP 應(yīng)用系統(tǒng)核心器件的惟一選擇。 DSP 處理器 在硬件結(jié)構(gòu)上不斷改進(jìn)， 但 并沒(méi)有擺脫傳統(tǒng)CPU 的工作模式。因而，盡管擁有多個(gè)硬件乘加器，使用了環(huán)形疊代的方法進(jìn)行乘法操作，且許多 DSP 處理 器還擁有使用多乘法器的并行指令，用于加速算術(shù)運(yùn)算，然而由于其順序的工作方式、較低的數(shù)據(jù)處理速率，以及缺乏實(shí)時(shí)工作的性能，使其至今仍只適合于低端的數(shù)字信號(hào)處理。 面對(duì)當(dāng)今迅速變化的 DSP應(yīng)用市場(chǎng)，特別是面對(duì)現(xiàn)代通信技術(shù)的發(fā)展， DSP 處理器早已顯得力不從心。例如其硬件結(jié)構(gòu)的不可變性導(dǎo)致了其總線的不可改變性，而固定的數(shù)據(jù)總線寬度，已成為 DSP 處理器一個(gè)難以突破的瓶頸。 DSP 處理器的這種固定的硬件結(jié)構(gòu)特別不適合于當(dāng)前許多要求能進(jìn)行結(jié)構(gòu)特性隨時(shí)變更的應(yīng)用場(chǎng)合，即所謂面向用戶型的 DSP 系統(tǒng)，或可重配置型的 DSP 應(yīng)用系統(tǒng) (Customized DSP 或Reconfigurable DSP 等 )， 如軟件無(wú)線電、醫(yī)用設(shè)備、導(dǎo)航、工業(yè)控制等方面。至于在滿足速度要求方面，由于采用了順序執(zhí)行的 CPU 架構(gòu)， DSP 處理器則更加不堪重負(fù)。 3） FPGA（現(xiàn)場(chǎng)可編程門(mén)陣列）器件 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array） 的 概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部線（ Interconnect）三個(gè)部分。 用戶可 對(duì) FPGA 內(nèi)部的邏輯模塊和 I/O 模塊重新配置，以實(shí)現(xiàn)用戶的邏輯。它還具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過(guò)編程來(lái)修改。 由 FPGA 構(gòu)成的 DSP 電路可以同樣以并行或順序方式工作。如圖 所示，在并行工作方面， FPGA 與 ASIC/ASSP 相當(dāng)，遠(yuǎn)優(yōu)于 DSP處理器。對(duì) DSP 處理器需要大量運(yùn)算指令完成的工作， FPGA 只需一個(gè)時(shí)鐘周期的時(shí)間就能完成。而在順序執(zhí)行方面， FPGA 也比 DSP 處理器快，因?yàn)?FPGA 中可以使用各種狀態(tài)機(jī)，或使用嵌入式微處理器來(lái)完成，并且，每一順序工作的時(shí)鐘 周期中都能同時(shí)并 14 行完成許多執(zhí)行，而 DSP 處理器卻不能。就靈活性而言， FPGA 的靈活性遠(yuǎn)勝于ASIC/ASSP，也勝于 DSP 處理器。 圖 DSP處理器順序工作方式與 FPGA的并行工作方式 綜上所述，單片通用 集成電路 使用方便，但由于字長(zhǎng)和階數(shù)的規(guī)格較少，不能完全滿足實(shí)際需要。使用 DSP 器件實(shí)現(xiàn)雖然簡(jiǎn)單，但由于程序順序執(zhí)行，執(zhí)行速度必然不快。 而 FPGA 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號(hào)處理任務(wù)，相對(duì)于串行運(yùn)算為主導(dǎo)的通用 DSP 芯片來(lái)說(shuō)，其并行性和可擴(kuò)展性更好。但 長(zhǎng)期以來(lái)， FPGA 一直被用于系統(tǒng)邏輯或時(shí)序控制上，很少有信號(hào)處理方面的應(yīng)用，其原因主要是因?yàn)樵?FPGA 中缺乏實(shí)現(xiàn)乘法運(yùn)算的有效結(jié)構(gòu)?，F(xiàn)在這個(gè)問(wèn)題得到了解決，使 FPGA 在數(shù)字信號(hào)處理方面有了長(zhǎng)足的發(fā)展。 基于 FPGA 的 DSP 設(shè)計(jì)流程 本次設(shè)計(jì)采用系統(tǒng)級(jí)的開(kāi)發(fā)方法，開(kāi)發(fā)流程如圖 所示 。 乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作D S P 引擎F P G A 器件( 并 行 工 作 方 式 )1 個(gè) 時(shí) 鐘 并 行 操 作順序 ( 串行 ) 操作n 個(gè) 時(shí) 鐘傳統(tǒng) D S P 處 理 器( 順 序 工 作 方 式 )存 儲(chǔ) 器乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作乘 加 操 作 乘 加 操 作乘 加 操 作乘 加 操 作 15 圖 基于 FPGA的系統(tǒng)級(jí)開(kāi)發(fā)流程 頂層的開(kāi)發(fā)工具就是 MATLAB /Simulink，整個(gè)開(kāi)發(fā) 過(guò)程 程真正實(shí)現(xiàn)了自頂向下的設(shè)計(jì)流程，包括 DSP系統(tǒng)的建模、系統(tǒng)級(jí)仿真、設(shè)計(jì)模型向 VHDL 硬件描述語(yǔ)言代碼的轉(zhuǎn)換、 RTL 級(jí)功能仿真測(cè)試、編譯適配和布局布線、時(shí)序?qū)崟r(shí)仿真，直至對(duì) DSP 目標(biāo)器件的編程配置。整個(gè)設(shè)計(jì)流程將系統(tǒng)描述和硬件實(shí)現(xiàn)有機(jī)地融為一體，充分顯示了現(xiàn)代電子設(shè)計(jì)自動(dòng)化開(kāi)發(fā)的特點(diǎn)與優(yōu)勢(shì)。F P G AD S P 系 統(tǒng) 實(shí) 現(xiàn)M A T L A B/ S i m u l i n k 建模 / 仿真VHDL 轉(zhuǎn)換 / 邏 輯 綜 合 / 功 能 仿 真 /編 譯 適 配 / 時(shí) 序 實(shí) 時(shí) 仿 真 / 硬 件 配 置D S P 系 統(tǒng) 建 模D S P Bu i l d er綜合、適配布線、布局( Q u ar t u s I I )基于 IP 核的D S P 庫(kù) 16 4． FIR 設(shè)計(jì)實(shí)例 FIR 數(shù)字濾波器原理 FIR 數(shù)字 濾波器 在 數(shù)字信號(hào)處理 的各種應(yīng)用中發(fā)揮著十分重要的作用，它能夠提供理想的線性相位響應(yīng)，在整個(gè)頻帶上獲得常數(shù)群時(shí)延，從而得到零失真輸出信號(hào)，同時(shí)它可以采用十分簡(jiǎn)單的算法予以實(shí)現(xiàn)。這些優(yōu)點(diǎn)使 FIR 濾波器 成為設(shè)計(jì)工程師的首選。在采用 VHDL 或 VerilogHDL 等硬件描述語(yǔ)言設(shè)計(jì)數(shù)字濾波器時(shí)。由于程序的編寫(xiě)往往不能達(dá)到良好優(yōu)化而使濾波器性能表現(xiàn)一般，而采用調(diào)試好的 IP Core 需要向 Altera 公司購(gòu)買(mǎi)。在此，采用一種基于 DSP Builder 的 FPGA 設(shè)計(jì)方法，使 FIR 濾波器 設(shè)計(jì)較為簡(jiǎn)單易行，并能滿足設(shè)計(jì)要求。 FIR 濾波器原理 對(duì)于一個(gè) FIR 濾波器系統(tǒng)，它的沖激響應(yīng)總是有限長(zhǎng)的，最具體的 FIR 濾波器可用下式表示： 式中： r是 FIR 濾波器的抽頭數(shù)； x(nr)是延時(shí)， r是 抽頭的輸入信號(hào)； b(r)是第 r 級(jí)抽頭數(shù) (單位脈沖響應(yīng) )； M 是濾波器的階數(shù)； y(n)表示濾波器的輸出序列。濾波器就是尋求一個(gè)可實(shí)現(xiàn)的系統(tǒng)函數(shù) H(z)，使其頻率響應(yīng) H(ejω) 滿足所希望得到的頻域信號(hào)，也可以用卷積的形式來(lái)表示： y(n)=z(n)*h(n) FIR 濾波器參數(shù)選取 采用 Matlab 提供的濾波器專用設(shè)計(jì)工具 FDAtool 仿真設(shè)計(jì)的濾波器 ，可滿足要求的 FIR 濾波器幅頻特性，由于浮點(diǎn)小數(shù)在 FPGA 中實(shí)現(xiàn)得比較困難，且代價(jià)太大，因而需要將濾波器的系數(shù)和輸人數(shù)據(jù)轉(zhuǎn)化為整數(shù)，其中量化后的系統(tǒng)可以在 Matlab 主窗口中直接轉(zhuǎn)化，對(duì)于輸入數(shù)據(jù)，乘以 28的增益用 Altbus 控制位寬轉(zhuǎn)化為整數(shù)輸入。 16 階 FIR 濾波器 17 模型的建立 根據(jù) FIR 濾波器原理，可以利用 FPGA 來(lái)實(shí)現(xiàn) FIR 濾波電路。 DSP Builder設(shè)計(jì)流程的第一步是在 Matlab／ Simulink 中進(jìn)行設(shè)計(jì)輸入的，即在 Matlab 的Simulink 環(huán)境中建立一個(gè) MDL模型文件， 如圖 所示， 用圖形方式調(diào)用 DSP Builder 和其他 Simulink 庫(kù)中的圖形模塊，構(gòu)成 4 階 FIR 濾波器節(jié) ， 如圖 所示。 圖 建立新模型 圖 4 4階 FIR濾波器節(jié) 18 在 Simulink 中的仿真并生成 VHDL 代碼 完成模型設(shè)計(jì)之后，可以先在 Simulink 中對(duì)模型進(jìn)行仿真，可以通過(guò)Simulink 中的 示波器 模塊查看各個(gè)步驟的中間結(jié)果。 雙擊 SignalCompiler 可對(duì)以上的設(shè)計(jì)模型進(jìn)行分析，選擇相應(yīng)的 芯片 ，將以上設(shè)計(jì)模塊圖文件 “ 翻譯 ” 成 VHDL 語(yǔ)言。 雙擊模型中的“ SignalCompiler”模塊，會(huì)出現(xiàn)如圖 所示的對(duì)話框，點(diǎn)擊“ Analyze” (分析 )按 鈕后， SignalCompiler 就會(huì)對(duì)模型進(jìn)行分析，檢查模型有無(wú)錯(cuò)誤，并在 Matlab 主窗口彈出對(duì)話框給出相關(guān)信息。若有錯(cuò)誤（ Error）存在， SignalCompiler 就會(huì)停止分析過(guò)程，并把錯(cuò)誤信息顯示在 Matlab 主窗口“ Command Window”命令窗口中；反之，在分析過(guò)程結(jié)束后，打開(kāi)SignalCompiler 窗口（如圖 所示），如果有警告（ Warning）存在，同錯(cuò)誤一樣把警告信息顯示在命令窗口。 圖 雙擊 SignalCompiler 后的對(duì)話框 圖 SignalCompiler窗口 19 當(dāng)設(shè)置好后，右側(cè)的硬件編譯“ Hardware Compilation”部分就會(huì)列出一個(gè)操作流程，如圖 ，該流程為： （ 1）“ Convert MDL to VHDL” :將 .mdl 文件轉(zhuǎn)換為 VHDL 文件； （ 2）“ Synthesis”：綜合； （ 3）“ Quartus Ⅱ”： Quartus 編譯適配，生成編程文件。 按上述流程，點(diǎn)擊 圖標(biāo)，完成 Simulink 文件（ *.mdl）到 VHDL 文件的轉(zhuǎn)換。轉(zhuǎn)換完成后，在“ Messages”信息提示框中會(huì)顯示。 16 階 FIR濾波器模型的建立 建 立一個(gè)新的 DSP Builder 模型，將上述 4階 FIR濾波器模型建立子系統(tǒng)（ SubSystem） ,將子系統(tǒng)更名為 fir4tap， fir4tap 的內(nèi)部結(jié)構(gòu)如圖 所示。 圖 fir4tap 子系統(tǒng)內(nèi)部原理圖 復(fù)制 4個(gè) fir4tap，并將它們銜接起來(lái)。前一級(jí)的輸出窗口 x4 接后一級(jí)的x輸入端口，并附上 16 個(gè)常數(shù)端口，作為 FIR濾波器系數(shù)的輸入。把 4 個(gè)子系統(tǒng) fir4tap 的輸出端口 y 連接起來(lái)，接入一個(gè) 4 輸入端口的加法器，得到 FIR濾波器的輸出 yout。 修改其 Mask 參數(shù)：選中子系統(tǒng)模型，然后選擇菜單“ Edit”中的，在對(duì)話框中選擇“ Documentation”選項(xiàng)頁(yè)， 20 設(shè)置“ Mask type”為“ SubSystem AlteraBlockSet”（子系統(tǒng) Altera 模塊集），如圖 所示。 圖 編輯模塊的“ Mask type” 設(shè)置完“ Mask type”后， SignalCompiler 就可以正常地生成 VHDL 代碼了。 設(shè)計(jì)好的 16階 FIR 濾波器如圖 所示。 圖 16階直接 I型 FIR濾波器模型 21 用 MATLAB 的濾波器設(shè)計(jì)工具 計(jì)算 FIR濾波器的系數(shù) （ 1）濾波器指標(biāo) 若需要 設(shè)計(jì)一個(gè) 16 階的 FIR 低通 濾波器（ h(0)=0） ,給定的參數(shù)如下： 采樣頻率 Fs 為 48kHz，濾波器 Fc 為 ； 輸入序列位寬為 9位（最高位為符號(hào)位） 。 在此利用 MATLAB 來(lái)完成 FIR 濾波器系數(shù)的確定。 打開(kāi) MATLAB 的 FDATool, FDATool 界面如圖 所示。 圖 FDATool界面 在 FDAToo