【文章內(nèi)容簡介】 角(Bartlett)窗函數(shù)、漢寧(Hanning)窗函數(shù)、海明(Hamming)窗函數(shù)、布萊克曼(Blackman)窗函數(shù)和凱塞(Kaiser)窗函數(shù)，具體性能指標(biāo)可參看表31。 表31 常用窗函數(shù)性能小結(jié)窗函數(shù)名過渡帶寬△ω最小阻帶衰減近似值準(zhǔn)確值矩形21dB巴特利特25dB漢寧44dB哈明53dB布萊克曼74dB 等同波紋設(shè)計(jì)方法窗函數(shù)法存在某些缺陷。首先，在設(shè)計(jì)中不能精確地給定邊緣頻率，這意味著，在設(shè)計(jì)完成之后無論得到什么都必須接受。其次，不能夠同時(shí)標(biāo)定波紋因子，在窗函數(shù)設(shè)計(jì)法中只能設(shè)定兩種邊緣因子相等。還有一個(gè)缺陷是近似誤差在頻帶區(qū)間上不是均勻分布的，在靠近頻帶邊緣誤差愈大，遠(yuǎn)離頻帶邊緣誤差愈小。一種非常有效地解決這種問題的FIR濾波器就是等同波紋FIR濾波器。對于線性相位的FIR濾波器來說，有可能導(dǎo)得一組條件，對這組條件能夠證明，在最大近似誤差最小化的意義下，這個(gè)設(shè)計(jì)是最優(yōu)的。具有這種性質(zhì)的濾波器就稱為等同波紋濾波器，因?yàn)榻普`差在通帶和阻帶上都是均勻分布的。等同波紋法是采用ParksMcClellan迭代方法來實(shí)現(xiàn)的。與直接頻率法相比，等同波紋設(shè)計(jì)方法的優(yōu)點(diǎn)在于通頻帶和抑制帶偏差可以分別指定，且實(shí)現(xiàn)相同指標(biāo)的濾波器時(shí)所用的濾波器階數(shù)較小。 濾波器的性能要求數(shù)字濾波器的特性經(jīng)常在頻域定義，對于選擇性的濾波器，如低通濾波器和帶通濾波器，性能規(guī)范經(jīng)常以容差圖的形式出現(xiàn)，如圖。由該圖可知，濾波器的基本技術(shù)指標(biāo)包括5個(gè)參數(shù):通帶截止頻率，阻帶截止頻率關(guān)，通帶容限。阻帶容限。以及濾波器階數(shù)o他們與通帶波紋和阻帶衰減之間的關(guān)系是: FIR濾波器指標(biāo)要求 （219） （220）如何確定這些性能參數(shù)呢?濾波系統(tǒng)中的抗混疊濾波應(yīng)該對奈奎斯特頻率以上的頻率分量提供足夠的衰減。在確定混疊濾波器時(shí)，應(yīng)該考慮ADC分辨率的要求。因此，濾波器應(yīng)該設(shè)計(jì)成奈奎斯特頻率以上的頻率分量衰減到ADC檢測不到的電平。于是，對于采用B位的線性ADC系統(tǒng)，其濾波器的阻帶最小衰減通常應(yīng)該是 （221）其中B是ADC的位數(shù)，對于8位ADC可計(jì)算出a為50dB。3 基于VHDL的FIR濾波器設(shè)計(jì) VHDL語言及開發(fā)環(huán)境 隨著半導(dǎo)體技術(shù)的迅速發(fā)展，在現(xiàn)代數(shù)字系統(tǒng)設(shè)計(jì)中，現(xiàn)場可編程器件(FPGA和CPLD)的使用越來越廣泛。與此同時(shí)，基于大規(guī)?？删幊踢壿嬈骷腅DA(電子設(shè)計(jì)自動(dòng)化)硬件解決方案也被廣泛采用。對于復(fù)雜的系統(tǒng)設(shè)計(jì)，必須依靠一種高層的邏輯輸入方式來避免開發(fā)中的錯(cuò)誤和縮短開發(fā)周期。這樣就產(chǎn)生了硬件描述語言HDL (Hardware Description Language)，其中符合IEEE1076標(biāo)準(zhǔn)的VHDL的應(yīng)用成為新一代EDA解決方案中的首選。因此，VHDL的應(yīng)用必將成為當(dāng)前以及未來EDA解決方案的核心，更是整個(gè)電子邏輯系統(tǒng)設(shè)計(jì)的核心?，F(xiàn)在，VHDL作為IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到了眾多EDA公司的支持，在電子工程領(lǐng)域，己成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，VHDL語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口，除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法和一般的計(jì)算機(jī)高級語言十分相似。一個(gè)完整的VHDL語言程序通常包含實(shí)體(Entity)、結(jié)構(gòu)體(Architecture)、配置(Configuration)、包集合(Package)和庫(Library)五個(gè)部分。 應(yīng)用VHDL進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的: 與其他語言相比，VHDL具有強(qiáng)大的行為描述能力，在EDA工具和VHDL綜合器的支持下，可以避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。 VHDL中豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期(設(shè)計(jì)尚未完成)，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對設(shè)計(jì)進(jìn)行仿真模擬。 VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和己有設(shè)計(jì)的再利用功能。 對于用VHDL完成的一個(gè)確定的設(shè)計(jì)，可以利用EDA工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)地把VHDL描述設(shè)計(jì)轉(zhuǎn)變?yōu)殚T級網(wǎng)表(根據(jù)不同的實(shí)現(xiàn)芯片)。這種方式突破了門級設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本。應(yīng)用EDA工具的邏輯優(yōu)化功能，可以自動(dòng)地的把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小、更高速的電路系統(tǒng)。反過來，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化后的電路獲得設(shè)計(jì)信息，返回去更新VHDL的設(shè)計(jì)描述，使之更為完善。 VHDL對設(shè)計(jì)的描述具有相對獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于己完成的設(shè)計(jì)，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易的改變設(shè)計(jì)的規(guī)模和結(jié)構(gòu)?？梢灶A(yù)計(jì)，隨著VHDL93標(biāo)準(zhǔn)的廣泛應(yīng)用以及可編程邏輯器件的不斷推出，VHDL必將在未來的EDA解決方案中發(fā)揮不可替代的作用?？梢岳肊DA工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。仿真就是讓計(jì)算機(jī)根據(jù)一定的算法和一定的仿真庫對EDA設(shè)計(jì)進(jìn)行模擬，以驗(yàn)證設(shè)計(jì)，排除錯(cuò)誤。時(shí)序仿真和功能仿真工具通常由FPGA/CPLD公司的EDA開發(fā)工具直接提供，也可以選用第三方的專業(yè)仿真工具，它們可以完成兩種不同級別的仿真測試。功能仿真直接對VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行模擬測試，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求。功能仿真過程不涉及任何具體器件的硬件特性，不經(jīng)歷綜合與適配階段，在設(shè)計(jì)項(xiàng)目編輯編譯后即可進(jìn)入門級仿真器進(jìn)行模擬測試。直接進(jìn)行功能仿真的好處是設(shè)計(jì)耗時(shí)短，對硬件庫、綜合器等沒有任何要求。對于規(guī)模比較大的設(shè)計(jì)項(xiàng)目，綜合與適配在計(jì)算機(jī)上的耗時(shí)是十分可觀的，如果每一次修改后的模擬都必須進(jìn)行時(shí)序仿真，顯然會(huì)降低開發(fā)效率。因此，通常的做法是首先進(jìn)行功能仿真，待確定設(shè)計(jì)文件所表達(dá)的功能滿足設(shè)計(jì)者原有意圖，即邏輯功能滿足要求后，再進(jìn)行綜合、適配和時(shí)序仿真，以便把握設(shè)計(jì)項(xiàng)目在硬件條件下的運(yùn)行情況。時(shí)序仿真是接近真實(shí)器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真精度高。 FIR濾波器設(shè)計(jì)流程FIR濾波器的設(shè)計(jì)流程包括以下幾個(gè)方面： 設(shè)計(jì)規(guī)范包括濾波器的類型、階數(shù)、濾波器的設(shè)計(jì)方法，選定設(shè)計(jì)方法后對應(yīng)的參數(shù)、采樣頻率、截止頻率等。利用MATLAB軟件。通過設(shè)置上面的參數(shù)后可以簡單地計(jì)算出濾波器的參數(shù)，之后再對計(jì)算出的參數(shù)進(jìn)行量化就可以得到一系列的整數(shù)，這樣就可以在FPGA中使用了。通過常用的如原理圖或者硬件描述語言等方面描述出濾波器的原型，驗(yàn)證則是把前面實(shí)現(xiàn)出來的原型輸入到Max+plusII里面，通過實(shí)際電路來觀察設(shè)計(jì)是否正確，如果不正確，要返回上面的步驟重新開始設(shè)計(jì)。 當(dāng)?shù)?步實(shí)現(xiàn)和驗(yàn)證正確后可以根據(jù)實(shí)際情況對設(shè)計(jì)進(jìn)行優(yōu)化，優(yōu)化完后通過驗(yàn)證，如果結(jié)果符合實(shí)際的要求，設(shè)計(jì)完成，如果不正確，則要返回上面的步驟重新開始，直至正確為止。FIR數(shù)字濾波器的設(shè)計(jì)流程如圖所示。設(shè)計(jì)規(guī)范系數(shù)計(jì)算設(shè)計(jì)優(yōu)化硬件實(shí)現(xiàn)及仿真滿足要求？滿足要求？YYNN FIR濾波器設(shè)計(jì)流程 FIR濾波器的設(shè)計(jì)要求數(shù)字濾波器的設(shè)計(jì)步驟為先根據(jù)需要確定其性能指標(biāo)，設(shè)計(jì)一個(gè)系統(tǒng)傳遞函數(shù)H（z）逼近所需要的技術(shù)指標(biāo)，最后采用有限精度算法實(shí)現(xiàn)。本設(shè)計(jì)是基于VHDL語言實(shí)現(xiàn)壓電直線微電機(jī)控制系統(tǒng)FIR低通數(shù)字濾波器的設(shè)計(jì),首先將模擬信號轉(zhuǎn)化為數(shù)字信號,再將此數(shù)字信號通過一定技術(shù)指標(biāo)的FIR低通濾波器濾波。設(shè)計(jì)一個(gè)滿足壓電直線微電機(jī)控制系統(tǒng)的FIR低通數(shù)字濾波器，其主要技術(shù)性能指標(biāo)如下:（1）。（2）帶通020kHz。（3）信號的截止頻率fc=22kHz。（4）截止頻帶衰減約為60dB。 基于乘累加結(jié)構(gòu)FIR濾波器設(shè)計(jì)的總體結(jié)構(gòu)和設(shè)計(jì)思路。優(yōu)化模塊移位寄存器乘法器模塊加法器x(n)y(n)clkreset 濾波器的總體結(jié)構(gòu)框圖各模塊的主要功能如下:(1)移位寄存器：移位寄存器的功能是將輸入序列x(n)通過移位寄存器改為并行輸入的功能。(2)優(yōu)化模塊：優(yōu)化模塊的功能是根據(jù)FIR濾波器h (n)的對稱特性將濾波器降階，完成輸入求和x(k)+ x(N1k)，對于本設(shè)計(jì)中的16抽頭的濾波器，即完成x(0)+ x(15), x(2)+ x(14) ...... (3)乘法器模塊： 對于使用乘法器結(jié)構(gòu)的FIR濾波器，乘法器的實(shí)現(xiàn)對于系統(tǒng)的性能有很大的影響。(4)加法器：將前面乘法器模塊得到的結(jié)果相加，最后得到輸出結(jié)果y (n)。直接結(jié)構(gòu)實(shí)現(xiàn)的FIR濾波器主要由三部分組成:數(shù)據(jù)移位寄存器、乘法器和多操作數(shù)加法。對于一個(gè)N階FIR濾波器而言，直接結(jié)構(gòu)實(shí)現(xiàn)的FIR濾波器共需要N級數(shù)據(jù)移位寄存器、N個(gè)乘法器和N1個(gè)加法器。按照前面濾波器的總體結(jié)構(gòu)框圖將該結(jié)構(gòu)濾波器分成三個(gè)典型的模塊。第一個(gè)模塊是移位寄存器，該模塊的功能是通過移位寄存器把串行輸入的采樣數(shù)據(jù)轉(zhuǎn)換為并行的。第二個(gè)模塊是優(yōu)化模塊，優(yōu)化模塊的主要功能是根據(jù)FIR濾波器h(n)的對稱性完成輸入求和x(k)+x(N1k)，從而實(shí)現(xiàn)對濾波器的降階。第三個(gè)模塊是將乘法器和加法器合并構(gòu)成乘累加器模塊，乘法器模塊完成輸入數(shù)據(jù)和它對應(yīng)的系數(shù)的乘法運(yùn)算，而加法器模塊完成將之前乘法器模塊的輸出的結(jié)果相加，加法器模塊對乘法器模塊的輸出的求和運(yùn)算是通過一個(gè)計(jì)數(shù)器控制完成的，每完成一次乘累加操作后把結(jié)果輸出，該結(jié)果就是濾波器的濾波輸出。每完成一次乘累加操作共需N/2