【正文】 不帶誤差地被存儲和恢復(fù)、發(fā)送和接收、處理和操縱。目前，應(yīng)用FPGA來實現(xiàn)FIR濾波器這一新的FIR解決方案目前正處于研究探索階段，隨著大規(guī)模集成電路技術(shù)和 EDA 技術(shù)的發(fā)展 FPGA/CPLD 已被廣泛應(yīng)用于實現(xiàn)全硬件的數(shù)字信號處理器或相應(yīng)的電路模塊， 相對于傳統(tǒng)的專用 DSP 器件， 無論在技術(shù)性能設(shè)計成本、上市速度還是應(yīng)用領(lǐng)域方面。這種方法靈活，但實現(xiàn)方法較慢，一般不能實時處理，主要用于教學(xué)和科研。在許多諸如實時圖像處理、聯(lián)合戰(zhàn)術(shù)無線電統(tǒng)、3G移動通信基站、實時工控系統(tǒng)、衛(wèi)星導(dǎo)航設(shè)備等領(lǐng)域中，F(xiàn)PGA解決方案為數(shù)字信號處理開創(chuàng)了新的領(lǐng)域，國外有許多院校和科研機(jī)構(gòu)在研究基于FPGA的DSP應(yīng)用，我國在DSP技術(shù)起步較早，產(chǎn)品的研究開發(fā)成績斐然，本上與國發(fā)展，而在FPGA方面起步較晚。軟件實現(xiàn)方法是在通用的計算機(jī)上用軟件實現(xiàn)。由于可編程邏輯器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行調(diào)整，使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便。分布式算法利用ROM或寄存器將固定系數(shù)的乘累加運(yùn)算轉(zhuǎn)移成查找表操作，避免了乘法運(yùn)算。 論文的結(jié)構(gòu)及研究內(nèi)容FIR可以對給定的頻率特性直接進(jìn)行設(shè)計， FIR濾波器的沖激響應(yīng)是有限長序列，具有嚴(yán)格的線性相位特性，其系統(tǒng)函數(shù)為一個多項式，它所包含的極點(diǎn)都位于原點(diǎn)，所以FIR濾波器永遠(yuǎn)是穩(wěn)定的。論文主要內(nèi)容包括以下幾個幾部分：第一章緒論第二章介紹數(shù)字濾波器的設(shè)計理論，本章首先介紹了數(shù)字濾波器的基本理論，然后從實際工程設(shè)計出發(fā)提出一個FIR濾波器設(shè)計流程，包括濾波器結(jié)構(gòu)的選擇、濾波器的系數(shù)計算、系數(shù)的量化等，設(shè)計者按照此流程即能設(shè)計出滿足實際性能需求的數(shù)字濾波器。輸入信號進(jìn)入LTI數(shù)字濾波器后，經(jīng)過一個線性卷積的過程，得到輸出信號，線性卷積過程的定義如下: （21）LTI數(shù)字濾波器通常分為有限脈沖響應(yīng)(FIR)和無限脈沖響應(yīng)(IIR)兩大類。由上面的比較可以看出，F(xiàn)IR濾波器還是存在缺點(diǎn)的，但采用FPGA進(jìn)行FIR濾波器的設(shè)計，運(yùn)用FPGA中的算法來提高速度，縮短延遲的時間，可以使FIR濾波器符合指標(biāo)的要求。 直接型FIR濾波器結(jié)構(gòu)直接FIR模型的一個變型稱為轉(zhuǎn)置FIR濾波器，它是根據(jù)轉(zhuǎn)置定理定義的。 （27） 這是反對稱脈沖響應(yīng)。截取的方法是選用FIR設(shè)計思想是：一般是先給定所要求的理想濾波器頻率響應(yīng)，然后由導(dǎo)出與其相對應(yīng)的單位樣值響應(yīng)，由于是矩形頻率特性，故一定是無限長序列，是非因果的，而所要設(shè)計的FIR濾波器單位樣值響應(yīng)h(n)必然是有限長的所以要用一有限長的h(n)來逼近無限長的。而波動的多少，取決于旁瓣的多少。當(dāng)選用比較小的旁瓣幅度時，雖然能夠得到比較平坦和勻滑的幅度頻率響應(yīng)，但是過渡帶將加寬。還有一個缺陷是近似誤差在頻帶區(qū)間上不是均勻分布的，在靠近頻帶邊緣誤差愈大，遠(yuǎn)離頻帶邊緣誤差愈小。阻帶容限。這樣就產(chǎn)生了硬件描述語言HDL (Hardware Description Language)，其中符合IEEE1076標(biāo)準(zhǔn)的VHDL的應(yīng)用成為新一代EDA解決方案中的首選。 VHDL語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計的分解和己有設(shè)計的再利用功能。可以利用EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。時序仿真是接近真實器件運(yùn)行特性的仿真，仿真文件中己包含了器件硬件特性參數(shù)，仿真精度高。本設(shè)計是基于VHDL語言實現(xiàn)壓電直線微電機(jī)控制系統(tǒng)FIR低通數(shù)字濾波器的設(shè)計,首先將模擬信號轉(zhuǎn)化為數(shù)字信號,再將此數(shù)字信號通過一定技術(shù)指標(biāo)的FIR低通濾波器濾波。(4)加法器：將前面乘法器模塊得到的結(jié)果相加，最后得到輸出結(jié)果y (n)。 因為乘法器的輸入數(shù)據(jù)在不同的計數(shù)時鐘下對應(yīng)的系數(shù)不同，因此對于乘法器的設(shè)計采用了一個通用的乘法器。 d_out: 輸出數(shù)據(jù)信號。139。 wait for 11 us。end loop。)。 176。 正半周采樣for j in 0 to 49 loopFSCLK =‘1’。end loop。elsif fsclk39?？梢郧宄目吹脚c輸入振幅16253相比,輸出為18，衰減20lg（16253/18）= dB，近似60 dB。但是實際的精度還是存在誤差。與其它方法實現(xiàn)的FIR濾波器相比，可編程邏輯器件實現(xiàn)的FIR濾波器，具有設(shè)備利用率高、集成度高、簡化電路設(shè)計過程等優(yōu)點(diǎn)，避免了ASIC的設(shè)計制作周期長，只能用于特定場合等缺點(diǎn)。 type ROMARRAY is array (1 to 57) of ROMbyte。 …………end ifend process coefficient。end loop。)。 176。d_in = sinv(j)。end loop。end loop。elsif fsclk39。end loop。end loop 。line “000000000010000000100”)。 type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。 Ts=22us, fs=end loop。elseROMDATA(1) =“111111111111000001111”。感謝老師對我的關(guān)心和教誨，在今后的人生道路上我將謹(jǐn)記恩師的教誨。在規(guī)定的帶通頻率020kHz范圍，截止頻率fc=22kHz， 截止頻帶衰減約為60dB，對壓電直線微電機(jī)控制系統(tǒng)中FIR低通數(shù)字濾波器行為進(jìn)行仿真描述是理想的，實現(xiàn)了用軟件描述硬件的動作及其功能，滿足設(shè)計要求，使設(shè)計達(dá)到最優(yōu)化。實現(xiàn)了低通濾波功能,對于高頻率信號則不能通過，滿足設(shè)計要求。運(yùn)行中分別輸入信號為455Hz和22KHz的正弦信號，頻率為455Hz的正弦信號，輸入波形與輸出波形相比,頻率幾乎無變化，雖然還有一定的波形抖動，但是對于數(shù)字系統(tǒng)來說，這樣微小的電壓幅值還不至于引起0, 1跳變，因此對于數(shù)字信號來說，可以認(rèn)為該低通濾波器的理論設(shè)計是達(dá)到了要求的。beginif (rst = ‘1’) thenD_OUT =“000000000000000000000”。 負(fù)半周采樣（5）濾波器的功能設(shè)計的濾波器具有以下兩項功能: 一是通過低頻信號。FSCLK =‘0’wait for 11 us。line “000000000010000000100”)。type table is array (0 to 49) of signed(20 downto 0)signal sinv:table:=(“000000000000000000000”, sin 0。elsif fsclk’ event and fsclk = ‘1’thenfor k in 1 to 56 loopRAMDATA(k+1) = RAMDATA(k)。根據(jù)設(shè)計濾波器的參數(shù)可知, kHz, 所以采樣周期為Ts=22us (T=1/f)（1）時鐘頻率控制程序for j in 0 to 49 loopFSCLK =‘1’。signal ROMDATA: ROMARRAY。為使輸出波形穩(wěn)定，采用同步輸出方式。第三個模塊是將乘法器和加法器合并構(gòu)成乘累加器模塊，乘法器模塊完成輸入數(shù)據(jù)和它對應(yīng)的系數(shù)的乘法運(yùn)算，而加法器模塊完成將之前乘法器模塊的輸出的結(jié)果相加，加法器模塊對乘法器模塊的輸出的求和運(yùn)算是通過一個計數(shù)器控制完成的，每完成一次乘累加操作后把結(jié)果輸出，該結(jié)果就是濾波器的濾波輸出。優(yōu)化模塊移位寄存器乘法器模塊加法器x(n)y(n)clkreset 濾波器的總體結(jié)構(gòu)框圖各模塊的主要功能如下:(1)移位寄存器：移位寄存器的功能是將輸入序列x(n)通過移位寄存器改為并行輸入的功能。FIR數(shù)字濾波器的設(shè)計流程如圖所示。對于規(guī)模比較大的設(shè)計項目，綜合與適配在計算機(jī)上的耗時是十分可觀的，如果每一次修改后的模擬都必須進(jìn)行時序仿真，顯然會降低開發(fā)效率。 由于VHDL具有類屬描述語句和子程序調(diào)用等功能，對于己完成的設(shè)計，在不改變源程序的條件下，只需改變類屬參量或函數(shù)，就能輕易的改變設(shè)計的規(guī)模和結(jié)構(gòu)。 應(yīng)用VHDL進(jìn)行工程設(shè)計的優(yōu)點(diǎn)是多方面的: 與其他語言相比，VHDL具有強(qiáng)大的行為描述能力，在EDA工具和VHDL綜合器的支持下，可以避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計大規(guī)模電子系統(tǒng)。與此同時，基于大規(guī)?？删幊踢壿嬈骷腅DA(電子設(shè)計自動化)硬件解決方案也被廣泛采用。 濾波器的性能要求數(shù)字濾波器的特性經(jīng)常在頻域定義，對于選擇性的濾波器，如低通濾波器和帶通濾波器，性能規(guī)范經(jīng)常以容差圖的形式出現(xiàn)，如圖。首先，在設(shè)計中不能精確地給定邊緣頻率，這意味著，在設(shè)計完成之后無論得到什么都必須接受。通常上述的幾點(diǎn)難以同時滿足。b)由于窗函數(shù)旁瓣的影響，使得濾波器的幅度頻率特性出現(xiàn)了波動，波動的幅度取決于旁瓣的相對幅度。因此，應(yīng)根據(jù)濾波參數(shù)要求確定選用窗函數(shù)的類型和階數(shù)。設(shè)計方法包括窗函數(shù)法和最優(yōu)化方法(等同紋波法)，其中窗函數(shù)法是設(shè)計FIR濾波器的最常用的方法之一。а是個常數(shù)?！俺轭^延遲線”加法器和乘法器的集合構(gòu)成的。不足:，也就是說要設(shè)計一個符合要求的濾波器，F(xiàn)IR系統(tǒng)需要較多乘法器，當(dāng)以直接回旋運(yùn)算執(zhí)行時其效率較差。 2 FIR 數(shù)字濾波器設(shè)計理論