【正文】 又由于 X1(k)和 X2(k)都是以 N/2 為周期，且 2Nk kNNWW? ?? (312) 所以 X(k)又可以表示為如下所示的表達式 12( ) ( ) ( )kNX k X k W X k?? 0,1 12Nk ? ??? ? (313) 12( ) ( ) ( )2 kNNX k X k W X k? ? ? 0,1 12Nk ? ??? ? (314) 這樣一個 N點的 DFT就被拆分成為了兩個 N/2 點的 DFT。由于這兩種算法的基本原理是相同的，所以下面主要介紹 DITFFT 算法。下 面就以 8 點的 FFT 為例詳細分析基 2 FFT 算法。比較常用的 FFT 算法有基 2 FFT和基 4FFT 兩種。此外，旋轉(zhuǎn)因子 mWN具有明顯的周期性和對稱性。其實一個 N 點 DFT 可以看做是由幾個較短的 DFT 組成的。所以要想使得 DFT在各種科學和工程計算中得到廣泛的應用就必須想辦法減少其運算量。如果 N取 32，那么 2N 將達到 1024。從上面的說明中可以看出， N 點 DFT 的乘法和加法運算次數(shù)均與 2N 成正比。那么對于 N 個 k 值，一共需要/ 2 1 / 2 12 ( 2 1 )00( ) ( 2 ) ( 2 1 )NN k r k rNNrrX k x r W x r W?? ?? ? ???次復數(shù)乘法以及 N(N1)次復數(shù)加法運算。 基 2FFT 算法 長度為 N的有限長序列 x(n)的 DFT的表達式為 （ 31） x(n)在一般情況下是為復數(shù)序列的。本課題采用的是基 2 FFT 算法實現(xiàn)的，所以會詳細介紹基 2 FFT 算法。如：使用手冊的內(nèi)容是否詳盡完備、是否提供完整的設計和驗證環(huán)境，是否有成功集成的先例，接口定義標準的遵從程度、未來 發(fā)展升級的可能性、獲取 IP 授權(quán)的效率以及合作廠商的可信賴程度等。即使某些模塊的功能可能超過了系統(tǒng)的需求，但是為了盡量少地進行 IP 的修改，我們也應該在某些不太重要的功能上做出妥協(xié)，以便直接使用一些我們需要的功能模塊。這種修改會耗費大量的時間和資源，不僅會耽誤產(chǎn)品的研發(fā)進度，還會給整個設計流程引入風險，并讓 IP 廠商的支持變得困難重重。一般說來，在進行集成之前，最好選擇那些無需修改的 IP 模塊。目前業(yè)界比較具有影響力的評測標準是由 Synopsys和 Mentor聯(lián)合開發(fā)推行的、基于 RMM的 OpenMORE評測標準。這樣在評測之后，就可以直觀地看出整個設計的可重用性和分別在每一部分上的得失。 IP 模塊的評估與選擇 IP 的評估是指通過一個完整的 Checklist 來系統(tǒng)地檢查 IP 設計。片上總線的開發(fā)我 們還不熟悉，需要進一步跟蹤和探討。片上總線技術(shù)包括兩個方面，一是選用國際上公開通用的總線結(jié)構(gòu)，二是根據(jù)特定領域開發(fā)的需要自主開發(fā)片上總線。 IP 集成的關(guān)鍵技術(shù) 第 11 頁 共 38 頁 IP 集成的關(guān)鍵在于建立正確、高效、靈活的片上總線結(jié)構(gòu)，構(gòu)造以功能組裝為基礎的芯片開發(fā)模型。這時候就應該進一步完善該 IP，使之對下一個設計的可重用性更好，并逐步建立一系列的衍生 IP 模塊；同時，把集成該 IP 的經(jīng)驗教訓及時記錄下來形成技術(shù)文檔，這將對下一個 IP 集成者大大有利。 第三，要注意積累 IP 和 IP 集成的經(jīng)驗。一個常用的設計技巧就是在數(shù)據(jù)傳送的接口建立申請和應答機制。哪些模塊需要從頭開始設計。我們認為，成功的 IP 集成必須解決好以下問題。國際上，一些大公司的解決辦法是逐步定義公司內(nèi)部甚至是幾個公司間通用的片上總線標準，這方面最著名的是國際上的 VSIA 組織。 IP 模塊本身的缺陷給 IP 集成帶來的一系列問題有： IP 模塊的接口不 能夠和系統(tǒng)芯片（ SoC）定義的片上總線很好地匹配， IP 模塊提供的驗證模型如 BFM 等很難集成到 SoC 的驗證環(huán)境， IP 模塊提供的技術(shù)文檔不完善， IP 模塊提供的技術(shù)支持不充分、不及時等。 IP 集成 IP 集成面臨著一系列的挑戰(zhàn)。軟 IP 開發(fā)者提交給用戶的信息至少應包括：（ 1）可綜合的 HDL 代碼和它的子?？?；（ 2）綜合腳本文件及時間約束文件；（ 3）插入掃描鏈和做 ATPG 的腳本文件；（ 4）綜 合和仿真用參照庫模型；（ 5） 第 10 頁 共 38 頁 驗證中使用的總線功能模型和其他的系統(tǒng)組件型；（ 6）測試激勵文件及相應測試向量；（ 7）用戶文檔包括用戶手冊 /功能描述 、數(shù)據(jù)手冊等；（ 8）應用要點，包括該 IP 使用的具體的例子，可配置特性等。 IP 的打包提交 IP 打包技術(shù)是指在 IP 開發(fā)基本結(jié)束后，將零散分布的設計信息集成的過程。對每一個組件，都應該有關(guān)鍵特征的描述。 IP 驗證的測試覆蓋率、功能覆蓋率都需達到 100％。 3. 對測試用例的詳細設計，并定義驗證通過的標準。 IP 驗證 的完備性首先要求在設計 IP 仿真測試方案時必須體現(xiàn)出以下幾個方面： 1. 從 IP 的規(guī)格出發(fā)，對每一個模塊測試功能點（ testfeature）進行分析，定義每個子模塊的仿真測試目標，并確定哪一個測試向量可以驗證該測試功能點。 IP 模塊接口只要遵從 VCI 規(guī)范標準，就能用一個接口設計而適應多個不同的片上總線。這是因為片上系統(tǒng)的環(huán)境和性能需求差異非常大。 方便快捷的連接各虛擬器件的方法是片上總線。 為了使開發(fā)的 IP 能夠高效的集成到新的設計中去，標準化是必由之路。四是定義好 IP 模塊的面積和功耗等物理特性。二是定義好 IP 模塊與外部系統(tǒng)的接口。同時，形式驗證也被用來確認綜合后、插入掃描鏈后、版圖提取后網(wǎng)表實現(xiàn)的功能前后是否一致。在 IP 驗證過程中，前面建立的參照模型就是我們的參照設計。驗證工程師應該注意在驗證過程中找到一個錯誤，或加入一個新的功能時，要把它們對應的測試用例及時加入到我們的回歸測試集中。 (3) 回歸測試 回歸 測試解決的問題是設計在修改一個錯誤的同時，卻引入了另外一個錯誤。 IP 驗證的主要過程 (1) 建立參照模型 這里的參照模型主要用于對系統(tǒng)功能進行驗證以及和 RTL 模型的對照驗證，是驗證方法學提出的范疇。 (4) IP 的產(chǎn)品化 IP 產(chǎn)品化的過程包括以下幾個部分：提供 IP 設計和驗證用 testbench，用商用轉(zhuǎn)換器進行打包提交，但轉(zhuǎn)換后需要重新驗證，比如做回歸測試以確保轉(zhuǎn)換有效，并強調(diào)在幾個主流仿真器上做仿真，在幾種主要工藝庫上做綜合，做門級仿真，做形式驗證以保證網(wǎng)表和 RTL 級的一致性，產(chǎn)生或更新用戶文檔等。綜合過程包括編寫綜合的批處理文件，在不同的參考庫上綜合，針對在制造上的可測試性插入掃描鏈、 ATPG，并進行最終的性能分析和功耗分析等。當這些 工作完成并通過代碼規(guī)范性檢查、測試覆蓋率檢查、功能覆蓋率檢查、性能分析包括 DFT、 STA 檢查、功耗分析檢查等驗收以后，這個子模塊就可用來與其他模塊一起集成了。 (2) 子模塊定義和設計 第 8 頁 共 38 頁 設計小組對所有子模塊的規(guī)格進行討論和審查，重點檢查時序接口和功能接口的一致性。只有規(guī)劃好，才能夠建設好。確定規(guī)格的過程一 般又包括行為建模進行功能論證，可行性分析就性能和成本進行折中等活動。 IP 驗證流程包括了建立參照模型、建立測試平臺和準備驗證用例、回歸測試、形式驗證。 IP 開發(fā)流程 IP 開發(fā)的流程主要包括兩條主線： IP 設計和 IP 驗證。正確性有百分之百的保證是指 IP 的實現(xiàn)嚴格遵 守一系列的可重用設計開發(fā)規(guī)范， IP 的驗證用例具有完備性，功能覆蓋率、測試覆蓋率都能夠達到 100％；并能夠完全覆蓋 IP 工作的臨界條件，提供相應的大流量測試、隨機性測試、甚至能夠提供軟硬件協(xié)同仿真的測試環(huán)境等。 2 IP 核的制作 IP 的基本特征 IP 的本質(zhì)特征是可重用性，其通常必然滿足以下基本特征：一是通用性好，二是正確性有 100％的保證，三是可移植性好。通常把功能經(jīng)過驗證的、可綜合的、實現(xiàn)后電路結(jié)構(gòu)總門數(shù)在 5000 門以上的 第 7 頁 共 38 頁 Verilog HDL 模型稱為“ 軟核”（ Soft Core），由軟核構(gòu)成的器件成為虛擬器件。在最短的時間內(nèi)，用自己最熟悉的工具設計出高效，穩(wěn)定，符合設計要求的電路才是我們的最終目的。 Verilog HDL 的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設計大規(guī)模 CPLD/FPGA 時顯得很煩 瑣，移植性差。采用 Verilog HDL 設計電路的最大優(yōu)點其實就是它的與工藝無關(guān)性，這就使得工程師在功能設計、邏輯驗證階段不必過多考慮門級及工藝實現(xiàn)的細節(jié)，只要利用系統(tǒng)設計時對芯片的要求，施加不同的約束條件，即可設計出實際的電路，大大減輕了工程師的勞動強度。這種低水平的設計方法大大延長了設計周期。為了滿足設計性能指標，工程師往往需要花費好幾天或更長的時間進行艱苦的手工布線。 傳統(tǒng)的數(shù)字電路設計方法是采用電路原理圖輸入法。因此，不得不設計專用的高速硬線邏輯來完成這樣的運算。而許多工程上的需要都有實時響應的要求，也就是說應需要數(shù)字信號處理（ DSP）系統(tǒng)在限定的時間內(nèi)，如在幾個 ms 甚至于幾個μ s內(nèi)，對所輸入的大量數(shù)據(jù)完成相當復雜的運算，并輸出結(jié)果。當他們產(chǎn)生了比較理想的算法思路后，就在計算機上用 C語言或其他語言程序來驗證該算法，并不斷修改以期完善，然后與別的算法作性能比較。此外， Verilog HDL 語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設計外部訪問設計，包括模擬的具體控制和運行。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設 計的數(shù)據(jù)流特性、設計 第 6 頁 共 38 頁 的結(jié)構(gòu)組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產(chǎn)生機制。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。完整的標準在 Verilog HDL硬件描述語言參考手冊中有詳細描述。 1992 年， OVI決定致力于推廣 Verilog OVI標準成為 IEEE 標準。在一次努力增加語言普及性的活動中， Verilog HDL 語言于 1990 年被推向公眾領域。那時它只是一種專用語言。它們的共同特點是利于由頂向下設計，利于模塊的劃分與復用，可移植性好，通用性好，設計不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。 VHDL 和 Verilog HDL兩者相比， VHDL 的書寫規(guī)則比 Verilog HDL 煩瑣一些，但 Verilog HDL 自由的語法也容易讓少數(shù)初學者出錯。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 Modelsim 軟件還支持 VHDL 和 Verilog 混合仿真，無論是 FPGA/ASIC 設計的 RTL 級和門級電路仿真還是系統(tǒng)的功能仿真都可以用它來做，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護 IP 核，具有個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強有力的手段，全面支持 VHDL 和 Verilog 語言的IEEE 標準 ]15[ 。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設計電路圖或電路描述程序變成基本的邏輯單元寫入到可