基于fpga的快速傅立葉變換(fft)的ip核設(shè)計(jì)畢業(yè)論文(已修改)
2025-03-14 09:17 本頁(yè)面
【正文】 編號(hào)： 畢業(yè)設(shè)計(jì)說明書 題 目： 基于 FPGA 的快速傅立葉 變換 (FFT)的 IP核 設(shè)計(jì) 題目類型： 理論研究 實(shí)驗(yàn)研究 工程設(shè)計(jì) 工程技術(shù)研究 軟件開發(fā) 2021 年 6 月 10 日 第 1 頁(yè) 共 2 頁(yè) 摘 要 快速傅立葉變換 (FFT)作為時(shí)域和頻域轉(zhuǎn)換的基本運(yùn)算，是數(shù)字譜分析的必要前提。傳統(tǒng)的 FFT 使用軟件或 DSP 實(shí)現(xiàn)，高速處理時(shí)實(shí)時(shí)性較難滿足。 FPGA 是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī) 則簡(jiǎn)單，通?？梢匀菁{很多相同的運(yùn)算單元，因此 FPGA 在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的 DSP 芯片。 FFT 運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單和固定，適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn)，并且能兼顧速度及靈活性。 本文介紹了一種通用的可以在FPGA 上實(shí)現(xiàn) 32 點(diǎn) FFT 變換的方法。設(shè)計(jì)復(fù)數(shù)乘法器為核心設(shè)計(jì)了 FFT 算法中的基 2蝶形運(yùn)算單元，溢出控制單元和地址與邏輯控制模塊等其它模塊 ,并以這些模塊和 FPGA內(nèi)部的雙口 RAM 為基礎(chǔ)組成了基 2FFT 算法模塊。整個(gè)模塊采用基 2 時(shí)域抽取 ,順序輸入 ,逆序輸出的方法 。利用 Modelsim完成了 FFT 模塊的前后仿真 。利用 Matlab 編寫了用于比較仿真結(jié)果和 Matlab 中 FFT 函數(shù)產(chǎn)生的結(jié)果的程序 ,從而驗(yàn)證了仿真結(jié)果的正確性。實(shí)驗(yàn)果表明，設(shè)計(jì)完成的系統(tǒng)能夠在保證運(yùn)算精度和實(shí)現(xiàn)復(fù)雜度的同時(shí)，切實(shí)可行地完成設(shè)計(jì)的總體要求。 關(guān)鍵詞： FPGA； FFT； IP 核；基 2；時(shí)域抽取 第 2 頁(yè) 共 2 頁(yè) Abstract Fast Fourier Transform (FFT) as the time domain and frequency domain transformation of the basic operations is a necessary prerequisite for digital spectrum analysis. The traditional FFT implementation using software or DSP, highspeed realtime processing is more difficult to meet. Directly from the FPGA hardware, and its internal structure rules are simple, usually to acmodate many of the same operation unit, so as specified in FPGA puting, the speed will be much higher than the general DSP chips. FFT putation structure is relatively simple and fixed, suitable for hardware implementation using FPGA, and can take into account the speed and flexibility. This paper presents a generic FPGA can be implemented on 32 points in the FFT transform method. Design a plex multiplier for the core design of the FFT algorithm based 2 butterfly unit, overflow control unit and address logic control module and other modules, and within these modules and FPGAbased dualport RAM formed the base 2FFT algorithm module. When the module is the base 2 domain extraction, the order of input, output reverse method。 use Modelsim before and after the pletion of the FFT module simulation。 prepared using Matlab and Matlab simulation results for the parison function in the FFT result of the procedures to verify the correctness of the simulation results. Experimental results show that the design is pleted the system can ensure the realization of the plexity of puting precision and the same time, practical pletion of the overall design requirements. Key words： FPGA； FFT； IPcore。Base2； Timedomain extracti 第 1 頁(yè) 共 2 頁(yè) 目 錄 引言 1 1 FPGA 的基礎(chǔ)知識(shí) 2 FPGA 的簡(jiǎn)介 2 FPGA 的基本結(jié)構(gòu)和設(shè)計(jì)原則 2 開發(fā)流程和開發(fā)軟件簡(jiǎn)介 4 VERILOG HDL 簡(jiǎn)介 5 VERILOG 概述 5 VERILOG HDL 的優(yōu)點(diǎn) 6 2 IP 核的制作 7 IP 的基本特征 7 IP 開發(fā)流程 7 IP 設(shè)計(jì)的四大階段 7 IP 驗(yàn)證的主要過程 8 IP 的規(guī)格定義 9 IP 的打包提交 183
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