【正文】 編程的芯片中 (如 FPGA芯片 )，做成 ASIC 芯片 ]14[ 。但用戶需要更改設(shè)計(jì)時(shí)，又可以方便地將以前的配置擦除 ，重新進(jìn)行配置，從而大大提高了設(shè)計(jì)速度。 MaxplusII 是 Altera公司推出的第三代 PLD 開(kāi)發(fā)系統(tǒng) (Altera 第四代 PLD 開(kāi)發(fā)系統(tǒng)為 Quartus，主要用于設(shè) 第 5 頁(yè) 共 38 頁(yè) 計(jì) 6 萬(wàn) ~100 萬(wàn)門(mén)的大規(guī)模 CPLD/FPGA)。利用 Model 公司的 Modelsim 軟件可以完成仿真工作。為了提高設(shè)計(jì)效率，優(yōu)化設(shè)計(jì)結(jié)果，很多廠家還提供了各種專(zhuān)業(yè)軟件，用以配合 FPGA 芯片廠家提供的工具進(jìn)行更高效的設(shè)計(jì)。 (6)器件編程與測(cè)試設(shè)計(jì)實(shí)現(xiàn)以后，建立 FPGA 可識(shí)別文件，將編程數(shù)據(jù)下載到相應(yīng)的 FPGA 器件中去。 (4)設(shè)計(jì)處理實(shí)現(xiàn)包括優(yōu)化、綜合、布局布線、時(shí)間參數(shù)提取，同時(shí)產(chǎn)生各種報(bào)告和文件。 (2)設(shè)計(jì)輸入主要輸入方法包括硬件描述語(yǔ)言和原理圖，另外結(jié)構(gòu)向?qū)?Architecture Wizard)和核生成器 (Core Generator)可以輔助設(shè)計(jì)輸入。設(shè)計(jì)流程圖如圖 。我們?cè)谠O(shè)計(jì)中應(yīng)該綜合考慮這兩方面的要求，根據(jù)具體問(wèn)題的需求設(shè)計(jì)出最合理 的方案。這兩種目標(biāo)充分體現(xiàn)了面積和速度的平衡的思想，它們是和產(chǎn)品的質(zhì)量和成本直接相關(guān)的。更科學(xué)的設(shè)計(jì)目標(biāo)應(yīng)該是在滿足設(shè)計(jì)時(shí)序要求 (包含對(duì)設(shè)計(jì)頻率的要求 )的前提下，占用最小的芯片面積。這兩個(gè)指標(biāo)貫穿著 FPGA 設(shè)計(jì)的始終，是對(duì)設(shè)計(jì)質(zhì)量評(píng)價(jià)的終極標(biāo)準(zhǔn)。 FPGA 設(shè)計(jì)的一個(gè)重要指導(dǎo)原則是：面積和速度的平衡與互換 ]12[ 。 FPGA 利用可編程查找表實(shí)現(xiàn)邏輯塊；程序控制多路復(fù)用器實(shí)現(xiàn)其功能選擇。 FPGA 的基本結(jié)構(gòu)如圖 所示 ]10~8[ 。用戶可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)編程 [7]。其中， FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。 FPGA 的基本結(jié)構(gòu)和設(shè)計(jì)原則 1985 年， Xilinx 公司推出了世界上第一款 FPGA，后來(lái)雖然生產(chǎn)廠家和產(chǎn)品 種類(lèi)眾多，但它們的基本組成大致相同?，F(xiàn)代通信中， FPGA 已經(jīng)成功地用作程控交換、數(shù)字復(fù)接、壓縮擴(kuò)張、編譯碼和調(diào)制解調(diào)等?？梢哉f(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 由許多獨(dú)立的可編程邏輯模塊組 成，用戶通過(guò)編程將這些模塊連接起來(lái)實(shí)現(xiàn)不同的設(shè)計(jì)，作為專(zhuān)用集成電路 (ASIC)領(lǐng)域中的一種半定制電路，它既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。旨在設(shè)計(jì)出用 FPGA 實(shí)現(xiàn)的、具有高速特點(diǎn)的、可實(shí)現(xiàn)定點(diǎn) FFT 運(yùn)算的 IP 核，從而滿足系統(tǒng)要求。尤其是近年來(lái)，高密度的可編程邏輯器件 FPGA 的集成度、速度不斷提高，設(shè)計(jì)、調(diào)試手段更加完善， 因而得到更為廣泛的應(yīng)用 ]6,5[ 。而采用 DSP 方式有 很 大的浪費(fèi)，同時(shí) DSP 芯片內(nèi)部的乘法器 第 2 頁(yè) 共 38 頁(yè) 資源 十分 有限， FFT 算法中乘法量較大，在實(shí)現(xiàn)實(shí)時(shí)處理方案時(shí)必須 使 用多個(gè) DSP 芯片，從而提高了價(jià)格、增加了功耗和體積。 FPGA 是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡(jiǎn)單，通?？梢匀菁{很多相同 的運(yùn)算單元，因此 FPGA 在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的DSP 芯片。現(xiàn)在，隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)進(jìn)行數(shù)字信號(hào)處理發(fā)展 迅猛 。在數(shù)據(jù)通信這樣的應(yīng)用中，常常需要進(jìn)行高速、大規(guī)模的 FFT 及其逆變換 IFFT 運(yùn)算。 高速實(shí)時(shí)數(shù)字信號(hào)處理對(duì)系統(tǒng)性能要求 甚 高，因此，幾乎所有的通用 DSP 都難以實(shí)現(xiàn)這一要求。隨著超大規(guī)?？删幊涕T(mén)陣列的迅速發(fā)展，新一代 FPGA 內(nèi)部有高速數(shù)字信號(hào)處理(DSP)模塊和大容量、高速 RAM 模塊，這為利用 FPGA 實(shí)現(xiàn) FFT 處理成為可能，既避免了軟件方式所帶來(lái)的速度方面的限制，又可以降低開(kāi)發(fā)的成本和周期，是一種 較為理想 的開(kāi)發(fā)方式。采用 DSP 方案通過(guò)軟件編程來(lái)實(shí)現(xiàn) 運(yùn)算， 雖然靈活性強(qiáng)，但是受到 DSP 本身性能及程序指令順序執(zhí)行的限制難以實(shí)現(xiàn)高速、大規(guī)模的 FFT 運(yùn)算，同時(shí)也存在速度和精度之間的矛盾：若采用定點(diǎn)運(yùn)算，舍入誤差會(huì)降低最終處理結(jié)果的精度；若采用浮點(diǎn)運(yùn)算，可以消除動(dòng)態(tài)范圍局限的問(wèn)題，但由于實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜使處理速度難以達(dá)到要求，而且系統(tǒng)造價(jià)較高。 [1] 軟件實(shí)現(xiàn) FFT 運(yùn)算速度慢， 無(wú)法 滿足實(shí)時(shí)高速的系統(tǒng)性能要求。 所以 FFT 在眾多學(xué)科領(lǐng)域，例 如數(shù)字語(yǔ)音編碼、雷達(dá)信號(hào)處理、聲納信號(hào)分析、數(shù)字濾波、射電干涉等都有著 十分廣泛的應(yīng)用。 快速傅立葉變換 (FFT)是 DFT 的快速算法 ,是數(shù)據(jù)從時(shí)域到頻域變換的基本運(yùn)算。 35 第 1 頁(yè) 共 38 頁(yè) 引言 在數(shù)字化高速發(fā)展的今天，對(duì)數(shù)字信號(hào)處理高速實(shí)時(shí)的要求也不斷提高。 33 復(fù)單頻正弦信號(hào)的仿真 32 實(shí)單頻正弦信號(hào)的仿真 31 實(shí)線性信號(hào)的仿真 30 仿真結(jié)果及分析 27 算法驗(yàn)證和 RTL 設(shè)計(jì) 27 FPGA 前端設(shè)計(jì) 20 存儲(chǔ)單元 19 整體設(shè)計(jì) 12 基 2 FFT 算法基本原理 10 IP 模塊的評(píng)估與選擇 9 IP 集 成 9 IP 的打包提交 7 IP 驗(yàn)證的主要過(guò)程 7 IP 的基本特征 6 2 IP 核的制作 5 VERILOG HDL 的優(yōu)點(diǎn) 1 1 FPGA 的基礎(chǔ)知識(shí) prepared using Matlab and Matlab simulation results for the parison function in the FFT result of the procedures to verify the correctness of the simulation results. Experimental results show that the design is pleted the system can ensure the realization of the plexity of puting precision and the same time, practical pletion of the overall design requirements. Key words： FPGA； FFT； IPcore。 關(guān)鍵詞： FPGA； FFT； IP 核；基 2；時(shí)域抽取 第 2 頁(yè) 共 2 頁(yè) Abstract Fast Fourier Transform (FFT) as the time domain and frequency domain transformation of the basic operations is a necessary prerequisite for digital spectrum analysis. The traditional FFT implementation using software or DSP, highspeed realtime processing is more difficult to meet. Directly from the FPGA hardware, and its internal structure rules are simple, usually to acmodate many of the same operation unit, so as specified in FPGA puting, the speed will be much higher than the general DSP chips. FFT putation structure is relatively simple and fixed, suitable for hardware implementation using FPGA, and can take into account the speed and flexibility. This paper presents a generic FPGA can be implemented on 32 points in the FFT transform method. Design a plex multiplier for the core design of the FFT algorithm based 2 butterfly unit, overflow control unit and address logic control module and other modules, and within these modules and FPGAbased dualport RAM formed the base 2FFT algorithm module. When the module is the base 2 domain extraction, the order of input, output reverse method。利用 Matlab 編寫(xiě)了用于比較仿真結(jié)果和 Matlab 中 FFT 函數(shù)產(chǎn)生的結(jié)果的程序 ,從而驗(yàn)證了仿真結(jié)果的正確性。整個(gè)模塊采用基 2 時(shí)域抽取 ,順序輸入 ,逆序輸出的方法 。 本文介紹了一種通用的可以在FPGA 上實(shí)現(xiàn) 32 點(diǎn) FFT 變換的方法。 FPGA 是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī) 則簡(jiǎn)單，通?？梢匀菁{很多相同的運(yùn)算單元，因此 FPGA 在作指定運(yùn)算時(shí)，速度會(huì)遠(yuǎn)遠(yuǎn)高于通用的 DSP 芯片。編號(hào)： 畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 題 目： 基于 FPGA 的快速傅立葉 變換 (FFT)的 IP核 設(shè)計(jì) 題目類(lèi)型： 理論研究 實(shí)驗(yàn)研究 工程設(shè)計(jì) 工程技術(shù)研究 軟件開(kāi)發(fā) 2021 年 6 月 10 日 第 1 頁(yè) 共 2 頁(yè) 摘 要 快速傅立葉變換 (FFT)作為時(shí)域和頻域轉(zhuǎn)換的基本運(yùn)算，是數(shù)字譜分析的必要前提。傳統(tǒng)的 FFT 使用軟件或 DSP 實(shí)現(xiàn)，高速處理時(shí)實(shí)時(shí)性較難滿足。 FFT 運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單和固定，適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn)，并且能兼顧速度及靈活性。設(shè)計(jì)復(fù)數(shù)乘法器為核心設(shè)計(jì)了 FFT 算法中的基 2蝶形運(yùn)算單元，溢出控制單元和地址與邏輯控制模塊等其它模塊 ,并以這些模塊和 FPGA內(nèi)部的雙口 RAM 為基礎(chǔ)組成了基 2FFT 算法模塊。利用 Modelsim完成了 FFT 模塊的前后仿真 。實(shí)驗(yàn)果表明，設(shè)計(jì)完成的系統(tǒng)能夠在保證運(yùn)算精度和實(shí)現(xiàn)復(fù)雜度的同時(shí)，切實(shí)可行地完成設(shè)計(jì)的總體要求。 use Modelsim before and after the pletion of the FFT module simulation。Base2； Timedomain extracti 第 1 頁(yè) 共 2 頁(yè) 目 錄 引言 2 FPGA