【文章內(nèi)容簡介】 83。 30 仿真結(jié)果及分析 31 實(shí)線性信號的仿真 32 實(shí)單頻正弦信號的仿真 32 實(shí)雙頻正弦信號的仿真 33 復(fù)單頻正弦信號的仿真 34 總結(jié) 35 第 1 頁 共 38 頁 引言 在數(shù)字化高速發(fā)展的今天，對數(shù)字信號處理高速實(shí)時的要求也不斷提高。因此為了滿足這些要求，國內(nèi)外都在研究實(shí)現(xiàn)數(shù)字信號處理的新方法，本論文主要研究基于 FPGA的方法來實(shí)現(xiàn) FFT 算法，并通過對算法結(jié)構(gòu)的內(nèi)部優(yōu)化設(shè)計使其相較于傳統(tǒng)的實(shí)現(xiàn)方法更具優(yōu)勢。 快速傅立葉變換 (FFT)是 DFT 的快速算法 ,是數(shù)據(jù)從時域到頻域變換的基本運(yùn)算。它是頻譜分析的必要前提，是數(shù)字信號處理的核心工具之一。 所以 FFT 在眾多學(xué)科領(lǐng)域，例 如數(shù)字語音編碼、雷達(dá)信號處理、聲納信號分析、數(shù)字濾波、射電干涉等都有著 十分廣泛的應(yīng)用。尤其是在要求較高的信號處理系統(tǒng)中， FFT 的處理速度往往是整個系統(tǒng)設(shè)計性能的關(guān)鍵 。 [1] 軟件實(shí)現(xiàn) FFT 運(yùn)算速度慢， 無法 滿足實(shí)時高速的系統(tǒng)性能要求。硬件實(shí)現(xiàn) FFT 的方式主要有三種：通用數(shù)字信號處理 器 (DSP)、專用的 FFT 芯片 (ASIC)、可編程邏輯器件 (以 FPGA 為代表 )。采用 DSP 方案通過軟件編程來實(shí)現(xiàn) 運(yùn)算， 雖然靈活性強(qiáng)，但是受到 DSP 本身性能及程序指令順序執(zhí)行的限制難以實(shí)現(xiàn)高速、大規(guī)模的 FFT 運(yùn)算，同時也存在速度和精度之間的矛盾：若采用定點(diǎn)運(yùn)算，舍入誤差會降低最終處理結(jié)果的精度；若采用浮點(diǎn)運(yùn)算，可以消除動態(tài)范圍局限的問題，但由于實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜使處理速度難以達(dá)到要求，而且系統(tǒng)造價較高。采用 ASIC 芯片雖然可以達(dá)到較高的處理速度，但 是 靈活性差，特別是使用定制的大規(guī)模集成電路 的 時 候 ，需要較高的開發(fā)和研 制費(fèi)用，不易擴(kuò)展。隨著超大規(guī)?？删幊涕T陣列的迅速發(fā)展，新一代 FPGA 內(nèi)部有高速數(shù)字信號處理(DSP)模塊和大容量、高速 RAM 模塊，這為利用 FPGA 實(shí)現(xiàn) FFT 處理成為可能，既避免了軟件方式所帶來的速度方面的限制，又可以降低開發(fā)的成本和周期，是一種 較為理想 的開發(fā)方式。 FPGA 以高性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點(diǎn)可以使基于 FPGA 的設(shè)計滿足實(shí)時數(shù)字信號處理的要求 [2~4]。 高速實(shí)時數(shù)字信號處理對系統(tǒng)性能要求 甚 高，因此，幾乎所有的通用 DSP 都難以實(shí)現(xiàn)這一要求?？删幊踢壿嬈骷试S設(shè)計人員利用并行處理 技術(shù)實(shí)現(xiàn)高速信號處理算法，并且只需單個器件就能實(shí)現(xiàn)期望的性能。在數(shù)據(jù)通信這樣的應(yīng)用中，常常需要進(jìn)行高速、大規(guī)模的 FFT 及其逆變換 IFFT 運(yùn)算。當(dāng)通用的 DSP 無法達(dá)到速度要求時，唯一的選擇是增加處理器的數(shù)目，或 者 采用定制門陣列產(chǎn)品?，F(xiàn)在，隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場可編程門陣列 (FPGA)進(jìn)行數(shù)字信號處理發(fā)展 迅猛 。采用現(xiàn)場可編程器件不僅加快 了產(chǎn)品上市時間，還可滿足現(xiàn)在和下一代便攜式設(shè)計所需要的成本、性能、尺寸等方面的要求，并提供系統(tǒng)級支持。 FPGA 是直接由硬件實(shí)現(xiàn)的，其內(nèi)部結(jié)構(gòu)規(guī)則簡單，通?？梢匀菁{很多相同 的運(yùn)算單元，因此 FPGA 在作指定運(yùn)算時，速度會遠(yuǎn)遠(yuǎn)高于通用的DSP 芯片。 FFT 運(yùn)算結(jié)構(gòu)相對 而言 比較簡單和固定，適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn)，并且能兼顧 其 速度及靈活性。而采用 DSP 方式有 很 大的浪費(fèi)，同時 DSP 芯片內(nèi)部的乘法器 第 2 頁 共 38 頁 資源 十分 有限， FFT 算法中乘法量較大，在實(shí)現(xiàn)實(shí)時處理方案時必須 使 用多個 DSP 芯片，從而提高了價格、增加了功耗和體積。而選擇內(nèi)部嵌有多個乘法器內(nèi)核的 FPGA 芯片就可以很輕易地消除這一嚴(yán)重的資源浪費(fèi)現(xiàn)象。尤其是近年來，高密度的可編程邏輯器件 FPGA 的集成度、速度不斷提高，設(shè)計、調(diào)試手段更加完善， 因而得到更為廣泛的應(yīng)用 ]6,5[ 。 本論文就是在這樣一個背景下提出一種基于 FPGA 的 32 點(diǎn)基 2FFT 算法的具體實(shí)現(xiàn)方法。旨在設(shè)計出用 FPGA 實(shí)現(xiàn)的、具有高速特點(diǎn)的、可實(shí)現(xiàn)定點(diǎn) FFT 運(yùn)算的 IP 核，從而滿足系統(tǒng)要求。 1 FPGA 的基礎(chǔ)知識 FPGA 的簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，相對其他可編程器件具有更高的集成度、更強(qiáng)的邏輯實(shí)現(xiàn)能力和更好的設(shè)計靈活性。 FPGA 由許多獨(dú)立的可編程邏輯模塊組 成，用戶通過編程將這些模塊連接起來實(shí)現(xiàn)不同的設(shè)計，作為專用集成電路 (ASIC)領(lǐng)域中的一種半定制電路，它既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到可用的芯片； FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片，內(nèi)部有豐富的觸發(fā)器和 I/O 引腳資源，設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險小，采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容?？梢哉f， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 現(xiàn)在 FPGA 已經(jīng)成功地應(yīng)用于計算機(jī)硬件、工業(yè)控制、遙感遙測、達(dá)聲納、數(shù)據(jù)處理、智能儀表、廣播電視和醫(yī)療電子等多種領(lǐng)域中 ]4,3[ ?，F(xiàn)代通信中， FPGA 已經(jīng)成功地用作程控交換、數(shù)字復(fù)接、壓縮擴(kuò)張、編譯碼和調(diào)制解調(diào)等。因此，在進(jìn)入 20 世紀(jì)90 年代以后， FPGA 已成為半體集成電路中銷售量增長最快的部分，它的前景也必將十分廣闊 ]4,3[ 。 FPGA 的基本結(jié)構(gòu)和設(shè)計原則 1985 年， Xilinx 公司推出了世界上第一款 FPGA，后來雖然生產(chǎn)廠家和產(chǎn)品 種類眾多，但它們的基本組成大致相同。 FPGA 由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊以及相應(yīng)的輸入 /輸出單元來實(shí)現(xiàn)不同的設(shè)計。其中， FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲上。用戶可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場編程 [7]。 FPGA采用了邏輯單元陣列 LCA(Logic Cell Array) 這個新概念，包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊 IOB(InputOutput Block)和互連資源 第 3 頁 共 38 頁 ICR(Interconnect Capital Resource)及用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM(Static RandomAccess Memory)。 FPGA 的基本結(jié)構(gòu)如圖 所示 ]10~8[ 。 CLB 陣列實(shí)現(xiàn)用戶指定的邏輯功能，它們以陣列的形式分布在 FPGA 中； IOB 為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口，它通常排列在芯片四周；可編程互連資源分布在 CLB 的空隙，互連資源可以編程配置在模塊之間傳遞的信號網(wǎng)絡(luò)，用于實(shí)現(xiàn)各個 CLB 之間、 CLB 與 IOB之間以及全局信號與 CLB 和 IOB 之間的連接。 FPGA 利用可編程查找表實(shí)現(xiàn)邏輯塊；程序控制多路復(fù)用器實(shí)現(xiàn)其功能選擇。 圖 FPGA的基本結(jié)構(gòu) 除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的四種資源以外，一般在 FPGA 中還 可能包含以下可選資源：存儲器資源 (塊 RAM，分布式 RAM、 ROM)；數(shù)字時鐘管理單元 (分頻 /倍頻，數(shù)字延遲，時鐘鎖定 )；算術(shù)運(yùn)算單元 (高速硬件乘法器，乘加器 )；多電平標(biāo)準(zhǔn)兼容高速串行的 I/O 接口；特殊功能模塊 (以太網(wǎng)等硬 IP 核 )；微處理器 (如 PowerPC405 等硬處理器IP 核 ) ]11[ 。 FPGA 設(shè)計的一個重要指導(dǎo)原則是：面積和速度的平衡與互換 ]12[ 。這里的“面積”是指一個設(shè)計消耗 FPGA 的邏輯資源的數(shù)量，而“速度”是指設(shè)計在芯片 上穩(wěn)定運(yùn)行時所能夠達(dá)到的最高頻率。這兩個指標(biāo)貫穿著 FPGA 設(shè)計的始終，是對設(shè)計質(zhì)量評價的終極標(biāo)準(zhǔn)。要求一個設(shè)計同時具備設(shè)計面積最小，運(yùn)行頻率最高是不現(xiàn)實(shí)的。更科學(xué)的設(shè)計目標(biāo)應(yīng)該是在滿足設(shè)計時序要求 (包含對設(shè)計頻率的要求 )的前提下，占用最小的芯片面積。或者在所規(guī)定的面積下，使設(shè)計的時序余量更大，頻率跑得更高。這兩種目標(biāo)充分體現(xiàn)了面積和速度的平衡的思想，它們是和產(chǎn)品的質(zhì)量和成本直接相關(guān)的。當(dāng)兩者發(fā)生沖突的時候，就要考慮面積和速度互換的問題了。我們在設(shè)計中應(yīng)該綜合考慮這兩方面的要求，根據(jù)具體問題的需求設(shè)計出最合理 的方案。 第 4 頁 共 38 頁 開發(fā)流程和開發(fā)軟件簡介 FPGA 設(shè)計的一般流程包括設(shè)計準(zhǔn)備、設(shè)計輸入、功能仿真、設(shè)計處理、時序仿真、器件編程與測試幾個步驟 ]13[ 。設(shè)計流程圖如圖 。 圖 (1)設(shè)計準(zhǔn)備在對可編程邏輯器件的芯片進(jìn)行設(shè)計之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計和器件選擇等設(shè)計準(zhǔn)備工作。 (2)設(shè)計輸入主要輸入方法包括硬件描述語言和原理圖，另外結(jié)構(gòu)向?qū)?Architecture Wizard)和核生成器 (Core Generator)可以輔助設(shè)計輸入。 (3)功能仿真功能仿真沒有器件內(nèi)部邏輯單元和連線的實(shí)際延時信息，只是初步驗(yàn)證系統(tǒng)的邏輯功能。 (4)設(shè)計處理實(shí)現(xiàn)包括優(yōu)化、綜合、布局布線、時間參數(shù)提取，同時產(chǎn)生各種報告和文件。 (5)時序仿真時序仿真中使用了電路延時的最壞 情況，分析時序關(guān)系，檢查和消除競爭冒險，并對器件的實(shí)際工作性能進(jìn)行估計。 (6)器件編程與測試設(shè)計實(shí)現(xiàn)以后，建立 FPGA 可識別文件，將編程數(shù)據(jù)下載到相應(yīng)的 FPGA 器件中去。 在 FPGA 設(shè)計的各個環(huán)節(jié)都有不同公司提供的不同的 EDA 工具，一般由 FPGA 廠商提供集成開發(fā)環(huán)境，如 Altera 公司的 MaxplusII、 QuartusII 和 Xilinx 公司的 ISE。為了提高設(shè)計效率，優(yōu)化設(shè)計結(jié)果，很多廠家還提供了各種專業(yè)軟件，用以配合 FPGA 芯片廠家提供的工具進(jìn)行更高效的設(shè)計。對于優(yōu)化和綜合，如 Synplicity 公司 的 synplify軟件和 Synopsys 公司的 FPGAexpress 軟件。利用 Model 公司的 Modelsim 軟件可以完成仿真工作。 本設(shè)計中要用到開發(fā)軟件 MaxplusII 和仿真軟件 Modelsim。 MaxplusII 是 Altera公司推出的第三代 PLD 開發(fā)系統(tǒng) (Altera 第四代 PLD 開發(fā)系統(tǒng)為 Quartus，主要用于設(shè) 第 5 頁 共 38 頁 計 6 萬 ~100 萬門的大規(guī)模 CPLD/FPGA)。通過此開發(fā)軟件，用戶可以任意對芯片進(jìn)行編程、加密或用軟件代替硬件，以滿足自己的設(shè)計需要。但用戶需要更改設(shè)計時，又可以方便地將以前的配置擦除 ，重新進(jìn)行配置，從而大大提高了設(shè)計速度。 MaxplusII 提供了原理圖輸入、文本輸入 (采用 HDL 語言 )和波形輸入等多種輸入手段，并可以把這些輸入方式任意組合使用。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計電路圖或電路描述程序變成基本的邏輯單元寫入到可編程的芯片中 (如 FPGA芯片 )，做成 ASIC 芯片 ]14[ 。 Modelsim 軟件是由 Model 公司開發(fā)的工業(yè)上最通用的仿真器之一，簡單易用，且邏輯仿真功能強(qiáng)大。 Modelsim 軟件還支持 VHDL 和 Verilog 混合仿真，無論是 FPGA/ASIC 設(shè)計的 RTL 級和門級電路仿真還是系統(tǒng)的功能仿真都可以用它來做，編譯仿真速度快，編譯的代碼與平臺無關(guān)，便于保護(hù) IP 核，具有個性化的圖形界面和用戶接口，為用戶加快調(diào)錯提供強(qiáng)有力的手段，全面支持 VHDL 和 Verilog 語言的IEEE 標(biāo)準(zhǔn) ]15[ 。 Verilog HDL 簡介 Verilog 概述 隨著 EDA 技術(shù)的發(fā)展，使用硬件描述語言設(shè)計 CPLD/FPGA 成為一種趨勢。目前最主要的硬件描述語言是 VHDL 和 Verilog HDL。 VHDL 發(fā)展的較早，語法嚴(yán)格，而 Verilog HDL是在 C 語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言 ,語法較自由。 VHDL 和 Verilog HDL兩者相比， VHDL 的書寫規(guī)則比 Verilog HDL 煩瑣一些，但 Verilog HDL 自由的語法也容易讓少數(shù)初學(xué)者出錯。國外電子專業(yè)很多會在本科階段教授 VHDL,在研究生階段教授Verilog HDL。它們的共同特點(diǎn)是利于由頂向下設(shè)計，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。那時它只是一種專用語言。由于其模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使用且實(shí)用的語言逐漸為眾多設(shè)計者所接受。在一次努力增加語言普及性的活動中， Verilog HDL 語言于 1990 年被推向公眾領(lǐng)域。 Open Verilog International（ OVI）是促進(jìn) Verilog HDL 發(fā)展的國際性組織。 1992 年， OVI決定致力于推廣 Verilog OVI標(biāo)準(zhǔn)成為 IEEE 標(biāo)準(zhǔn)。這一努力最后獲得成功， Verilog HDL語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 1364－ 1995。完整的標(biāo)準(zhǔn)在 Verilog HDL硬件描述語言參