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基于fpga的快速傅立葉變換(fft)的ip核設(shè)計(jì)畢業(yè)論文-wenkub.com

2025-02-22 09:17 本頁(yè)面
   

【正文】 表明開始一幀數(shù)據(jù)的輸入,運(yùn)算與輸出。 Start 拉高的同時(shí),必須出現(xiàn)第一個(gè)有效的虛部數(shù)據(jù)。 RST: 復(fù)位引腳,低電平有效,恢復(fù)初始狀態(tài)。 三路數(shù)據(jù)一起輸出至蝶形運(yùn)算模塊; ( 5)啟動(dòng) FFT 蝶形運(yùn)算模塊,蝶形運(yùn)算結(jié)果輸出; ( 6)將運(yùn)算結(jié)果寫入雙口 RAM,作為下一級(jí)運(yùn)算的輸入; ( 7)控制模塊產(chǎn)生新的地址進(jìn)行第二次蝶形運(yùn)算; ( 8)當(dāng)最后一次蝶形運(yùn)算結(jié)束后,控制模塊從 RAM 中讀出計(jì)算結(jié)果; ( 9)當(dāng)一組數(shù)據(jù)處理完成之后,等待來(lái)自控制模塊發(fā)出啟動(dòng)命令來(lái)進(jìn)行下一組數(shù)據(jù)的處理。 圖 DIT― FFT的順序輸入倒序輸出形式 4 FFT 處理器的 FPGA 的實(shí)現(xiàn) 整體設(shè)計(jì) 基 2FFT IP 核設(shè)計(jì)主要由 4 個(gè)部分組成:旋轉(zhuǎn)因子單元存儲(chǔ)單元、 邏輯控制單元 、雙引擎蝶 形運(yùn)算單元 ,如圖 所示。從圖中很容易看出它是一種順序輸入,倒序輸出的方式。由于 N=2M ,所以順序數(shù)可用 M 位二進(jìn)制數(shù) ( 1 2 1 0...MMn n n n?? )表示。如果蝶形運(yùn)算的兩個(gè)輸入數(shù)據(jù)相距 B個(gè)點(diǎn),應(yīng)用原位計(jì)算,則蝶形運(yùn)算可表示成如下形式: PNLL WBJXJXJX )()()( 11 ??? ?? (334) PNLL WBJXJXBJX )()()( 11 ???? ?? (335) 其中 MLJJp LLM ,2,1。每個(gè)蝶形都要乘以因子 PNW 。以此 類推,當(dāng) M級(jí)運(yùn)算都計(jì)算完畢以后,原來(lái)存放輸入序列數(shù)據(jù)的 N 個(gè)存儲(chǔ)單元中便依次存放了 X(k)的 N 個(gè)值。 N=2M 點(diǎn)的 FFT 共需要進(jìn)行進(jìn)行 M級(jí)運(yùn)算,每級(jí)由 N/2 個(gè)蝶形運(yùn)算組成。圖 FFT 算法與直接計(jì)算 DFT 所需乘法次數(shù)的比較曲線。每一級(jí)運(yùn)算都需要 N/2次復(fù)數(shù)乘和 N次復(fù)數(shù)加 (每個(gè)蝶形需要兩次復(fù)數(shù)加法 )。將前面兩次分解的過(guò)程綜合起來(lái),就得到了一個(gè)完整的 8點(diǎn) DITFFT 運(yùn)算流圖,如圖 示。由于這里 N=2M , N/2 仍然是偶數(shù),為了使得計(jì)算量能夠得到進(jìn)一步的減少,可以仿效前面的做法對(duì) N/2 點(diǎn) DFT 再做進(jìn)一步分解。由圖 ,經(jīng)過(guò)一次分解后,計(jì)算一個(gè) N 點(diǎn) DFT 共需要計(jì)算兩個(gè) N/2 點(diǎn) DFT 和N/2 個(gè)蝶形運(yùn)算。因?yàn)檫@個(gè)流圖符號(hào)形狀酷似一只蝴蝶,所以稱其為蝶形運(yùn)算符號(hào)。本課題采用的就是 DITFFT這一算法?;?2 FFT 中的基 2 指的是 N=2M ,即有限長(zhǎng)序列的長(zhǎng)度 N 要到等于 2的整數(shù)次冪 )?;谶@一思想,可以將 N點(diǎn) DFT 分解為幾個(gè)較短的 DFT,這樣一來(lái)乘法次數(shù)將大大減少,能夠非常明顯地降低 DFT 的運(yùn)算量。如此巨大的計(jì)算量對(duì)于實(shí)時(shí)信號(hào)處理來(lái)說(shuō)其運(yùn)算速度是難以達(dá)到的。當(dāng)N1 時(shí), N(N1)≈ 2N ?;?2 FFT 算法是目前應(yīng)用最為廣泛的一種 FFT 算法,并且得到了很好的實(shí)際效果。 選擇 IP 模塊時(shí)必須考慮的另外一個(gè)重要因素是:評(píng)估 IP 模塊的品質(zhì)、集成的方便程度和可重用性,并考慮 IP 提供者所能提供的技術(shù)支持程度等。但是如今的大多數(shù)情況是設(shè)計(jì)人員在獲得了 IP 模塊后必須進(jìn)行修改,修改的范圍包括各個(gè)設(shè)計(jì)層次上的 IP 模型。它有助于設(shè)計(jì)者和管理者了解一個(gè)設(shè)計(jì)的可重用程度,以幫助體系結(jié)構(gòu)的設(shè)計(jì)工程師針對(duì)性能 、規(guī)模、成本和功耗等不同方面來(lái)評(píng)估 IP 模塊。值得注意的是在確定片上總線結(jié)構(gòu)時(shí),并不排斥在 IP 模塊內(nèi)部做一些接口轉(zhuǎn)換的設(shè)計(jì),問題是這種設(shè)計(jì)的內(nèi)容要盡可能簡(jiǎn)單。片上總線技術(shù)是 IP 集成的關(guān)鍵技術(shù)。一旦成功地集成了一個(gè) IP 到一個(gè)系統(tǒng)設(shè)計(jì),設(shè)計(jì)組會(huì)對(duì)該 IP 的接口特性非常熟悉。 其次,模塊間的接口協(xié)議要盡可能簡(jiǎn)單,模塊間的接口定義盡可能與國(guó)際上通用的接口協(xié)議完全一致。一些專業(yè) IP 公司的 解決辦法是建立單一的開發(fā)平臺(tái),專注于某一個(gè)的應(yīng)用領(lǐng)域提供不斷完善的 IP 模塊和設(shè)計(jì)服務(wù)。在現(xiàn)實(shí)的市場(chǎng)上,很少的 IP 模塊是可以立刻重復(fù)使用的,因?yàn)樵S多 IP 在設(shè)計(jì)之初都是針對(duì)特定的應(yīng)用,而很少考慮到要與外來(lái)電路搭配使用。其主要目的是使得設(shè)計(jì)者提供完整、清晰、明了的設(shè)計(jì)信息。 IP 驗(yàn)證的可重用 性首先要求搭建的 IP 仿真環(huán)境是由一系列可重用的測(cè)試組件構(gòu)成的,如定義總線功能模型,通用的數(shù)據(jù)處理任務(wù)集等。 2. 整理一個(gè)明確的測(cè)試列表,包括對(duì)目標(biāo)的估計(jì)的和測(cè)試覆蓋情況。國(guó)際上 VSIA 組織的一個(gè)片上總線工作組先定義了各種片上總線的屬性,然后定義了能夠連接各種片上總線的 Virtual Component Interface。這包括 IP模塊接口的標(biāo)準(zhǔn)化, IP 封裝的標(biāo)準(zhǔn)化等內(nèi)容。三是定義好該 IP 模塊在可移植性方面所做的努力。形式驗(yàn)證常用來(lái)判斷 一個(gè)設(shè)計(jì)更改后和更改前實(shí)現(xiàn)的功能是否一致。回歸測(cè)試保證在修改一個(gè)錯(cuò)誤或加入一個(gè)新功能時(shí),已經(jīng)驗(yàn)證過(guò)的基本功能仍然正確。如果是硬 IP 的開發(fā),還需要在頂層模塊(軟 IP)的基礎(chǔ)上進(jìn)行布局布線,版圖提取,時(shí)序分析和形式驗(yàn)證,集成到試用該 IP 的原型芯片內(nèi)進(jìn)行試制投片,并在演示板上得到驗(yàn) 證。 (3) 頂層模塊設(shè)計(jì) 頂層模塊的設(shè)計(jì)就是把子模塊集成起來(lái),產(chǎn)生頂層模塊,并對(duì)它做綜合處理和功能驗(yàn)證。確定規(guī)格和劃分模塊是 IP 開發(fā)是否成功最為關(guān)鍵的一步。 IP 設(shè)計(jì)的四大階段 (1) 確定規(guī)格和劃分模塊 IP 的規(guī)格至少包含以下內(nèi)容:概述、功能需求、性能需求、物理需求、詳細(xì)的結(jié)構(gòu)模塊框圖、對(duì)外系統(tǒng)接口的詳細(xì)定義、可配置功能詳細(xì)描述、需要支持的制造測(cè)試方法、需要支持的驗(yàn)證策略等。可移植性好是指 IP 的實(shí)現(xiàn)如行為描述、網(wǎng)表、 GDSII 文件具有可移植性,其設(shè)計(jì)輸入可以在不同的開發(fā)平臺(tái)上重現(xiàn);綜合用批處理文件具有可移植性, IP 的綜合結(jié)果可以用不同的綜合工具,在不同的綜合庫(kù)條件下正確重現(xiàn);仿真用測(cè)試用例可重用,測(cè)試環(huán)境可以很方便的重現(xiàn), IP 的驗(yàn)證可以用不同的仿真器,在不同的仿真庫(kù)條件下重現(xiàn) 。在電路的設(shè)計(jì)過(guò)程中,利用軟核和虛擬器件的可重用性,可以大大縮短設(shè)計(jì)周期,加快了復(fù)雜電路的設(shè)計(jì)速度。在真正的CPLD/FPGA 設(shè)計(jì)中,通常建議采用原理圖和 Verilog HDL 結(jié)合的方法來(lái)設(shè)計(jì),適合用原理圖的地方就用原理圖,適合用 Verilog HDL 的地方就用 Verilog HDL,并沒有強(qiáng)制的規(guī)定。 采用 Verilog HDL 設(shè)計(jì)電路時(shí),由于它的標(biāo)準(zhǔn)化,可以很容易的把完成的設(shè)計(jì)移植到不同廠家的不同芯片中,并且在不同規(guī)模應(yīng)用時(shí)可以比較 容易地進(jìn)行修改,以適應(yīng)不同規(guī)模的應(yīng)用。當(dāng)時(shí)的系統(tǒng)設(shè)計(jì)規(guī)模比較小,也比較簡(jiǎn)單,其中所用到的 FPGA 或 ASIC 設(shè)計(jì)工作往往只能采用廠家提供的專用電路圖輸入工具來(lái)進(jìn)行。這時(shí)如果我們僅僅使用通用的微處理器,即使是專用于信號(hào)處理的微處理器,往往也無(wú)法滿足實(shí)時(shí)響應(yīng)的要求。 Verilog HDL 的優(yōu)點(diǎn) 數(shù)字信號(hào)處理( DSP)系統(tǒng)的研究人員一直在努力尋找各種優(yōu)化的算法來(lái)解決相關(guān)的信號(hào)處理問題。數(shù)字系統(tǒng)能夠按層次描述,并可在相同描述中顯式地進(jìn)行時(shí)序建模。這一努力最后獲得成功, Verilog HDL語(yǔ)言于 1995 年成為 IEEE 標(biāo)準(zhǔn),稱為 IEEE Std 1364- 1995。由于其模擬、仿真器產(chǎn)品的廣泛使用, Verilog HDL 作為一種便于使用且實(shí)用的語(yǔ)言逐漸為眾多設(shè)計(jì)者所接受。國(guó)外電子專業(yè)很多會(huì)在本科階段教授 VHDL,在研究生階段教授Verilog HDL。 Verilog HDL 簡(jiǎn)介 Verilog 概述 隨著 EDA 技術(shù)的發(fā)展,使用硬件描述語(yǔ)言設(shè)計(jì) CPLD/FPGA 成為一種趨勢(shì)。 MaxplusII 提供了原理圖輸入、文本輸入 (采用 HDL 語(yǔ)言 )和波形輸入等多種輸入手段,并可以把這些輸入方式任意組合使用。 本設(shè)計(jì)中要用到開發(fā)軟件 MaxplusII 和仿真軟件 Modelsim。 在 FPGA 設(shè)計(jì)的各個(gè)環(huán)節(jié)都有不同公司提供的不同的 EDA 工具,一般由 FPGA 廠商提供集成開發(fā)環(huán)境,如 Altera 公司的 MaxplusII、 QuartusII 和 Xilinx 公司的 ISE。 (3)功能仿真功能仿真沒有器件內(nèi)部邏輯單元和連線的實(shí)際延時(shí)信息,只是初步驗(yàn)證系統(tǒng)的邏輯功能。 第 4 頁(yè) 共 38 頁(yè) 開發(fā)流程和開發(fā)軟件簡(jiǎn)介 FPGA 設(shè)計(jì)的一般流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、功能仿真、設(shè)計(jì)處理、時(shí)序仿真、器件編程與測(cè)試幾個(gè)步驟 ]13[ ?;蛘咴谒?guī)定的面積下,使設(shè)計(jì)的時(shí)序余量更大,頻率跑得更高。這里的“面積”是指一個(gè)設(shè)計(jì)消耗 FPGA 的邏輯資源的數(shù)量,而“速度”是指設(shè)計(jì)在芯片 上穩(wěn)定運(yùn)行時(shí)所能夠達(dá)到的最高頻率。 CLB 陣列實(shí)現(xiàn)用戶指定的邏輯功能,它們以陣列的形式分布在 FPGA 中; IOB 為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口,它通常排列在芯片四周;可編程互連資源分布在 CLB 的空隙,互連資源可以編程配置在模塊之間傳遞的信號(hào)網(wǎng)絡(luò),用于實(shí)現(xiàn)各個(gè) CLB 之間、 CLB 與 IOB之間以及全局信號(hào)與 CLB 和 IOB 之間的連接。工作時(shí),這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲上。因此,在進(jìn)入 20 世紀(jì)90 年代以后, FPGA 已成為半體集成電路中銷售量增長(zhǎng)最快的部分,它的前景也必將十分廣闊 ]4,3[ 。采用 FPGA 設(shè)計(jì) ASIC 電路,用戶不需要投片生產(chǎn),就能得到可用的芯片; FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片,內(nèi)部有豐富的觸發(fā)器和 I/O 引腳資源,設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)小,采用高速 CHMOS 工藝,功耗低,可以與 CMOS、 TTL 電平兼容。 本論文就是在這樣一個(gè)背景下提出一種基于 FPGA 的 32 點(diǎn)基 2FFT 算法的具體實(shí)現(xiàn)方法。 FFT 運(yùn)算結(jié)構(gòu)相對(duì) 而言 比較簡(jiǎn)單和固定,適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn),并且能兼顧 其 速度及靈活性。當(dāng)通用的 DSP 無(wú)法達(dá)到速度要求時(shí),唯一的選擇是增加處理器的數(shù)目,或 者 采用定制門陣列產(chǎn)品。 FPGA 以高性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點(diǎn)可以使基于 FPGA 的設(shè)計(jì)滿足實(shí)時(shí)數(shù)字信號(hào)處理的要求 [2~4]。硬件實(shí)現(xiàn) FFT 的方式主要有三種:通用數(shù)字信號(hào)處理 器 (DSP)、專用的 FFT 芯片 (ASIC)、可編程邏輯器件 (以 FPGA 為代表 )。它是頻譜分析的必要前提,是數(shù)字信號(hào)處理的核心工具之一。 34 總結(jié) 28 靜態(tài)時(shí)序分析 20 引腳說(shuō)明 19 FFT 處理器的工作過(guò)程 11 FFT 的主要算法 11 3 FFT 算法原理 10 IP 集成的一般考慮 7 IP 設(shè)計(jì)的四大階段 2 開發(fā)流程和開發(fā)軟件簡(jiǎn)介 2 FPGA 的基本結(jié)構(gòu)和設(shè)計(jì)原則 2 FPGA 的簡(jiǎn)介 use Modelsim before and after the pletion of the FFT module simulation。利用 Modelsim完成了 FFT 模塊的前后仿真 。 FFT 運(yùn)算結(jié)構(gòu)相對(duì)比較簡(jiǎn)單和固定,適于用 FPGA 進(jìn)行硬件實(shí)現(xiàn),并且能兼顧速度及靈活性。編號(hào): 畢業(yè)設(shè)計(jì)說(shuō)明書 題 目: 基于 FPGA 的快速傅立葉 變換 (FFT)的 IP核 設(shè)計(jì) 題目類型: 理論研究 實(shí)驗(yàn)研究 工程設(shè)計(jì) 工程技術(shù)研究 軟件開發(fā) 2021 年 6 月 10 日
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