【正文】 第 1 頁(yè) 共 2 頁(yè) 摘 要 快速傅立葉變換 (FFT)作為時(shí)域和頻域轉(zhuǎn)換的基本運(yùn)算，是數(shù)字譜分析的必要前提。 本文介紹了一種通用的可以在FPGA 上實(shí)現(xiàn) 32 點(diǎn) FFT 變換的方法。利用 Matlab 編寫(xiě)了用于比較仿真結(jié)果和 Matlab 中 FFT 函數(shù)產(chǎn)生的結(jié)果的程序 ,從而驗(yàn)證了仿真結(jié)果的正確性。 prepared using Matlab and Matlab simulation results for the parison function in the FFT result of the procedures to verify the correctness of the simulation results. Experimental results show that the design is pleted the system can ensure the realization of the plexity of puting precision and the same time, practical pletion of the overall design requirements. Key words： FPGA； FFT； IPcore。 1 1 FPGA 的基礎(chǔ)知識(shí) 6 2 IP 核的制作 7 IP 驗(yàn)證的主要過(guò)程 9 IP 的打包提交 9 IP 集 成 10 IP 模塊的評(píng)估與選擇 12 基 2 FFT 算法基本原理 19 整體設(shè)計(jì) 27 FPGA 前端設(shè)計(jì) 31 實(shí)線性信號(hào)的仿真 32 實(shí)單頻正弦信號(hào)的仿真 35 第 1 頁(yè) 共 38 頁(yè) 引言 在數(shù)字化高速發(fā)展的今天，對(duì)數(shù)字信號(hào)處理高速實(shí)時(shí)的要求也不斷提高。 所以 FFT 在眾多學(xué)科領(lǐng)域，例 如數(shù)字語(yǔ)音編碼、雷達(dá)信號(hào)處理、聲納信號(hào)分析、數(shù)字濾波、射電干涉等都有著 十分廣泛的應(yīng)用。采用 DSP 方案通過(guò)軟件編程來(lái)實(shí)現(xiàn) 運(yùn)算， 雖然靈活性強(qiáng)，但是受到 DSP 本身性能及程序指令順序執(zhí)行的限制難以實(shí)現(xiàn)高速、大規(guī)模的 FFT 運(yùn)算，同時(shí)也存在速度和精度之間的矛盾：若采用定點(diǎn)運(yùn)算，舍入誤差會(huì)降低最終處理結(jié)果的精度；若采用浮點(diǎn)運(yùn)算，可以消除動(dòng)態(tài)范圍局限的問(wèn)題，但由于實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜使處理速度難以達(dá)到要求，而且系統(tǒng)造價(jià)較高。 高速實(shí)時(shí)數(shù)字信號(hào)處理對(duì)系統(tǒng)性能要求 甚 高，因此，幾乎所有的通用 DSP 都難以實(shí)現(xiàn)這一要求?，F(xiàn)在，隨著微電子技術(shù)的發(fā)展，采用現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)進(jìn)行數(shù)字信號(hào)處理發(fā)展 迅猛 。而采用 DSP 方式有 很 大的浪費(fèi)，同時(shí) DSP 芯片內(nèi)部的乘法器 第 2 頁(yè) 共 38 頁(yè) 資源 十分 有限， FFT 算法中乘法量較大，在實(shí)現(xiàn)實(shí)時(shí)處理方案時(shí)必須 使 用多個(gè) DSP 芯片，從而提高了價(jià)格、增加了功耗和體積。旨在設(shè)計(jì)出用 FPGA 實(shí)現(xiàn)的、具有高速特點(diǎn)的、可實(shí)現(xiàn)定點(diǎn) FFT 運(yùn)算的 IP 核，從而滿足系統(tǒng)要求?？梢哉f(shuō)， FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 FPGA 的基本結(jié)構(gòu)和設(shè)計(jì)原則 1985 年， Xilinx 公司推出了世界上第一款 FPGA，后來(lái)雖然生產(chǎn)廠家和產(chǎn)品 種類(lèi)眾多，但它們的基本組成大致相同。用戶可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂的現(xiàn)場(chǎng)編程 [7]。 FPGA 利用可編程查找表實(shí)現(xiàn)邏輯塊；程序控制多路復(fù)用器實(shí)現(xiàn)其功能選擇。這兩個(gè)指標(biāo)貫穿著 FPGA 設(shè)計(jì)的始終，是對(duì)設(shè)計(jì)質(zhì)量評(píng)價(jià)的終極標(biāo)準(zhǔn)。這兩種目標(biāo)充分體現(xiàn)了面積和速度的平衡的思想，它們是和產(chǎn)品的質(zhì)量和成本直接相關(guān)的。設(shè)計(jì)流程圖如圖 。 (4)設(shè)計(jì)處理實(shí)現(xiàn)包括優(yōu)化、綜合、布局布線、時(shí)間參數(shù)提取，同時(shí)產(chǎn)生各種報(bào)告和文件。為了提高設(shè)計(jì)效率，優(yōu)化設(shè)計(jì)結(jié)果，很多廠家還提供了各種專(zhuān)業(yè)軟件，用以配合 FPGA 芯片廠家提供的工具進(jìn)行更高效的設(shè)計(jì)。 MaxplusII 是 Altera公司推出的第三代 PLD 開(kāi)發(fā)系統(tǒng) (Altera 第四代 PLD 開(kāi)發(fā)系統(tǒng)為 Quartus，主要用于設(shè) 第 5 頁(yè) 共 38 頁(yè) 計(jì) 6 萬(wàn) ~100 萬(wàn)門(mén)的大規(guī)模 CPLD/FPGA)。利用該工具所配備的編輯、編譯、仿真、綜合、芯片編程等功能，可將設(shè)計(jì)電路圖或電路描述程序變成基本的邏輯單元寫(xiě)入到可編程的芯片中 (如 FPGA芯片 )，做成 ASIC 芯片 ]14[ 。目前最主要的硬件描述語(yǔ)言是 VHDL 和 Verilog HDL。它們的共同特點(diǎn)是利于由頂向下設(shè)計(jì)，利于模塊的劃分與復(fù)用，可移植性好，通用性好，設(shè)計(jì)不因芯片的工藝與結(jié)構(gòu)的變化而變化，更利于向 ASIC 的移植。在一次努力增加語(yǔ)言普及性的活動(dòng)中， Verilog HDL 語(yǔ)言于 1990 年被推向公眾領(lǐng)域。完整的標(biāo)準(zhǔn)在 Verilog HDL硬件描述語(yǔ)言參考手冊(cè)中有詳細(xì)描述。 Verilog HDL 語(yǔ)言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè) 計(jì)的數(shù)據(jù)流特性、設(shè)計(jì) 第 6 頁(yè) 共 38 頁(yè) 的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。當(dāng)他們產(chǎn)生了比較理想的算法思路后，就在計(jì)算機(jī)上用 C語(yǔ)言或其他語(yǔ)言程序來(lái)驗(yàn)證該算法，并不斷修改以期完善，然后與別的算法作性能比較。因此，不得不設(shè)計(jì)專(zhuān)用的高速硬線邏輯來(lái)完成這樣的運(yùn)算。為了滿足設(shè)計(jì)性能指標(biāo)，工程師往往需要花費(fèi)好幾天或更長(zhǎng)的時(shí)間進(jìn)行艱苦的手工布線。采用 Verilog HDL 設(shè)計(jì)電路的最大優(yōu)點(diǎn)其實(shí)就是它的與工藝無(wú)關(guān)性，這就使得工程師在功能設(shè)計(jì)、邏輯驗(yàn)證階段不必過(guò)多考慮門(mén)級(jí)及工藝實(shí)現(xiàn)的細(xì)節(jié)，只要利用系統(tǒng)設(shè)計(jì)時(shí)對(duì)芯片的要求，施加不同的約束條件，即可設(shè)計(jì)出實(shí)際的電路，大大減輕了工程師的勞動(dòng)強(qiáng)度。在最短的時(shí)間內(nèi)，用自己最熟悉的工具設(shè)計(jì)出高效，穩(wěn)定，符合設(shè)計(jì)要求的電路才是我們的最終目的。 2 IP 核的制作 IP 的基本特征 IP 的本質(zhì)特征是可重用性，其通常必然滿足以下基本特征：一是通用性好，二是正確性有 100％的保證，三是可移植性好。 IP 開(kāi)發(fā)流程 IP 開(kāi)發(fā)的流程主要包括兩條主線： IP 設(shè)計(jì)和 IP 驗(yàn)證。確定規(guī)格的過(guò)程一 般又包括行為建模進(jìn)行功能論證，可行性分析就性能和成本進(jìn)行折中等活動(dòng)。 (2) 子模塊定義和設(shè)計(jì) 第 8 頁(yè) 共 38 頁(yè) 設(shè)計(jì)小組對(duì)所有子模塊的規(guī)格進(jìn)行討論和審查，重點(diǎn)檢查時(shí)序接口和功能接口的一致性。綜合過(guò)程包括編寫(xiě)綜合的批處理文件，在不同的參考庫(kù)上綜合，針對(duì)在制造上的可測(cè)試性插入掃描鏈、 ATPG，并進(jìn)行最終的性能分析和功耗分析等。 IP 驗(yàn)證的主要過(guò)程 (1) 建立參照模型 這里的參照模型主要用于對(duì)系統(tǒng)功能進(jìn)行驗(yàn)證以及和 RTL 模型的對(duì)照驗(yàn)證，是驗(yàn)證方法學(xué)提出的范疇。驗(yàn)證工程師應(yīng)該注意在驗(yàn)證過(guò)程中找到一個(gè)錯(cuò)誤，或加入一個(gè)新的功能時(shí)，要把它們對(duì)應(yīng)的測(cè)試用例及時(shí)加入到我們的回歸測(cè)試集中。同時(shí)，形式驗(yàn)證也被用來(lái)確認(rèn)綜合后、插入掃描鏈后、版圖提取后網(wǎng)表實(shí)現(xiàn)的功能前后是否一致。四是定義好 IP 模塊的面積和功耗等物理特性。 方便快捷的連接各虛擬器件的方法是片上總線。 IP 模塊接口只要遵從 VCI 規(guī)范標(biāo)準(zhǔn)，就能用一個(gè)接口設(shè)計(jì)而適應(yīng)多個(gè)不同的片上總線。 3. 對(duì)測(cè)試用例的詳細(xì)設(shè)計(jì)，并定義驗(yàn)證通過(guò)的標(biāo)準(zhǔn)。對(duì)每一個(gè)組件，都應(yīng)該有關(guān)鍵特征的描述。軟 IP 開(kāi)發(fā)者提交給用戶的信息至少應(yīng)包括：（ 1）可綜合的 HDL 代碼和它的子?？?；（ 2）綜合腳本文件及時(shí)間約束文件；（ 3）插入掃描鏈和做 ATPG 的腳本文件；（ 4）綜 合和仿真用參照庫(kù)模型；（ 5） 第 10 頁(yè) 共 38 頁(yè) 驗(yàn)證中使用的總線功能模型和其他的系統(tǒng)組件型；（ 6）測(cè)試激勵(lì)文件及相應(yīng)測(cè)試向量；（ 7）用戶文檔包括用戶手冊(cè) /功能描述 、數(shù)據(jù)手冊(cè)等；（ 8）應(yīng)用要點(diǎn)，包括該 IP 使用的具體的例子，可配置特性等。 IP 模塊本身的缺陷給 IP 集成帶來(lái)的一系列問(wèn)題有： IP 模塊的接口不 能夠和系統(tǒng)芯片（ SoC）定義的片上總線很好地匹配， IP 模塊提供的驗(yàn)證模型如 BFM 等很難集成到 SoC 的驗(yàn)證環(huán)境， IP 模塊提供的技術(shù)文檔不完善， IP 模塊提供的技術(shù)支持不充分、不及時(shí)等。我們認(rèn)為，成功的 IP 集成必須解決好以下問(wèn)題。一個(gè)常用的設(shè)計(jì)技巧就是在數(shù)據(jù)傳送的接口建立申請(qǐng)和應(yīng)答機(jī)制。這時(shí)候就應(yīng)該進(jìn)一步完善該 IP，使之對(duì)下一個(gè)設(shè)計(jì)的可重用性更好，并逐步建立一系列的衍生 IP 模塊；同時(shí)，把集成該 IP 的經(jīng)驗(yàn)教訓(xùn)及時(shí)記錄下來(lái)形成技術(shù)文檔，這將對(duì)下一個(gè) IP 集成者大大有利。片上總線技術(shù)包括兩個(gè)方面，一是選用國(guó)際上公開(kāi)通用的總線結(jié)構(gòu)，二是根據(jù)特定領(lǐng)域開(kāi)發(fā)的需要自主開(kāi)發(fā)片上總線。 IP 模塊的評(píng)估與選擇 IP 的評(píng)估是指通過(guò)一個(gè)完整的 Checklist 來(lái)系統(tǒng)地檢查 IP 設(shè)計(jì)。目前業(yè)界比較具有影響力的評(píng)測(cè)標(biāo)準(zhǔn)是由 Synopsys和 Mentor聯(lián)合開(kāi)發(fā)推行的、基于 RMM的 OpenMORE評(píng)測(cè)標(biāo)準(zhǔn)。這種修改會(huì)耗費(fèi)大量的時(shí)間和資源，不僅會(huì)耽誤產(chǎn)品的研發(fā)進(jìn)度，還會(huì)給整個(gè)設(shè)計(jì)流程引入風(fēng)險(xiǎn)，并讓 IP 廠商的支持變得困難重重。如：使用手冊(cè)的內(nèi)容是否詳盡完備、是否提供完整的設(shè)計(jì)和驗(yàn)證環(huán)境，是否有成功集成的先例，接口定義標(biāo)準(zhǔn)的遵從程度、未來(lái) 發(fā)展升級(jí)的可能性、獲取 IP 授權(quán)的效率以及合作廠商的可信賴(lài)程度等。 基 2FFT 算法 長(zhǎng)度為 N的有限長(zhǎng)序列 x(n)的 DFT的表達(dá)式為 （ 31） x(n)在一般情況下是為復(fù)數(shù)序列的。從上面的說(shuō)明中可以看出， N 點(diǎn) DFT 的乘法和加法運(yùn)算次數(shù)均與 2N 成正比。所以要想使得 DFT在各種科學(xué)和工程計(jì)算中得到廣泛的應(yīng)用就必須想辦法減少其運(yùn)算量。此外，旋轉(zhuǎn)因子 mWN具有明顯的周期性和對(duì)稱(chēng)性。下 面就以 8 點(diǎn)的 FFT 為例詳細(xì)分析基 2 FFT 算法。 設(shè)序列 x(n)的長(zhǎng)度為 N，并且有以下的條件成立 2MN? ,M為自然數(shù) (34) 第 13 頁(yè) 共 38 頁(yè) x1(r)和 x2(r)是 x(n)按 n 的奇偶性分解成的兩個(gè) N/2 點(diǎn)的子序列，如下式所示 1( ) (2 )x r x r? ， 0,1, 12Nr? ??? ? (35) 2 ( ) (2 1)x r x r??， 0,1, 12Nr? ??? ? (36) 那么 x(n)的 DFT 為 ( ) ( ) ( )k n k nNNnnX k x n W x n W?????? / 2 1 / 2 12 ( 2 1 )00( 2 ) ( 2 1 )NNk r k rNNrrx r W x r W?? ?? ? ??? / 2 1 / 2 1 21200( ) ( )NNk k rNNrrx r W x r W?????? (37) 由于 22 2222 /2j k rNj k rk r k rNNNW e e W?? ??? ? ? (38) 所以 / 2 1