【正文】 的簡介 2 FPGA 的基本結(jié)構(gòu)和設計原則 2 開發(fā)流程和開發(fā)軟件簡介 4 VERILOG HDL 簡介 5 VERILOG 概述 7 IP 開發(fā)流程 7 IP 設計的四大階段 8 IP 的規(guī)格定義 10 IP 集成的一般考慮 10 IP 集成的關鍵技術 11 3 FFT 算法原理 11 FFT 的主要算法 11 基 2FFT 算法 12 4 FFT 處理器的 FPGA 的實現(xiàn) 19 FFT 處理器的工作過程 20 引腳說明 22 旋轉(zhuǎn)因子單元 23 原理與算法 24 邏輯控制模塊 26 第 2 頁 共 2 頁 5 FFT 系統(tǒng)仿真測試 27 仿真與綜合 28 靜態(tài)時序分析 29 FFT 處理器的資源利用情況 32 實雙頻正弦信號的仿真 34 總結(jié) 因此為了滿足這些要求，國內(nèi)外都在研究實現(xiàn)數(shù)字信號處理的新方法，本論文主要研究基于 FPGA的方法來實現(xiàn) FFT 算法，并通過對算法結(jié)構(gòu)的內(nèi)部優(yōu)化設計使其相較于傳統(tǒng)的實現(xiàn)方法更具優(yōu)勢。它是頻譜分析的必要前提，是數(shù)字信號處理的核心工具之一。尤其是在要求較高的信號處理系統(tǒng)中， FFT 的處理速度往往是整個系統(tǒng)設計性能的關鍵 。硬件實現(xiàn) FFT 的方式主要有三種：通用數(shù)字信號處理 器 (DSP)、專用的 FFT 芯片 (ASIC)、可編程邏輯器件 (以 FPGA 為代表 )。采用 ASIC 芯片雖然可以達到較高的處理速度，但 是 靈活性差，特別是使用定制的大規(guī)模集成電路 的 時 候 ，需要較高的開發(fā)和研 制費用，不易擴展。 FPGA 以高性能、高靈活性、友好的開發(fā)環(huán)境、在線可編程等特點可以使基于 FPGA 的設計滿足實時數(shù)字信號處理的要求 [2~4]。可編程邏輯器件允許設計人員利用并行處理 技術實現(xiàn)高速信號處理算法，并且只需單個器件就能實現(xiàn)期望的性能。當通用的 DSP 無法達到速度要求時，唯一的選擇是增加處理器的數(shù)目，或 者 采用定制門陣列產(chǎn)品。采用現(xiàn)場可編程器件不僅加快 了產(chǎn)品上市時間，還可滿足現(xiàn)在和下一代便攜式設計所需要的成本、性能、尺寸等方面的要求，并提供系統(tǒng)級支持。 FFT 運算結(jié)構(gòu)相對 而言 比較簡單和固定，適于用 FPGA 進行硬件實現(xiàn)，并且能兼顧 其 速度及靈活性。而選擇內(nèi)部嵌有多個乘法器內(nèi)核的 FPGA 芯片就可以很輕易地消除這一嚴重的資源浪費現(xiàn)象。 本論文就是在這樣一個背景下提出一種基于 FPGA 的 32 點基 2FFT 算法的具體實現(xiàn)方法。 1 FPGA 的基礎知識 FPGA 的簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，相對其他可編程器件具有更高的集成度、更強的邏輯實現(xiàn)能力和更好的設計靈活性。采用 FPGA 設計 ASIC 電路，用戶不需要投片生產(chǎn)，就能得到可用的芯片； FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片，內(nèi)部有豐富的觸發(fā)器和 I/O 引腳資源，設計周期最短、開發(fā)費用最低、風險小，采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 現(xiàn)在 FPGA 已經(jīng)成功地應用于計算機硬件、工業(yè)控制、遙感遙測、達聲納、數(shù)據(jù)處理、智能儀表、廣播電視和醫(yī)療電子等多種領域中 ]4,3[ 。因此，在進入 20 世紀90 年代以后， FPGA 已成為半體集成電路中銷售量增長最快的部分，它的前景也必將十分廣闊 ]4,3[ 。 FPGA 由邏輯功能塊排成陣列組成，并由可編程的互連資源連接這些邏輯功能塊以及相應的輸入 /輸出單元來實現(xiàn)不同的設計。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM 或熔絲上。 FPGA采用了邏輯單元陣列 LCA(Logic Cell Array) 這個新概念，包括可配置邏輯模塊CLB(Configurable Logic Block)、輸入輸出模塊 IOB(InputOutput Block)和互連資源 第 3 頁 共 38 頁 ICR(Interconnect Capital Resource)及用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM(Static RandomAccess Memory)。 CLB 陣列實現(xiàn)用戶指定的邏輯功能，它們以陣列的形式分布在 FPGA 中； IOB 為內(nèi)部邏輯與器件封裝引腳之間提供了可編程接口，它通常排列在芯片四周；可編程互連資源分布在 CLB 的空隙，互連資源可以編程配置在模塊之間傳遞的信號網(wǎng)絡，用于實現(xiàn)各個 CLB 之間、 CLB 與 IOB之間以及全局信號與 CLB 和 IOB 之間的連接。 圖 FPGA的基本結(jié)構(gòu) 除了上述構(gòu)成 FPGA 基本結(jié)構(gòu)的四種資源以外，一般在 FPGA 中還 可能包含以下可選資源：存儲器資源 (塊 RAM，分布式 RAM、 ROM)；數(shù)字時鐘管理單元 (分頻 /倍頻，數(shù)字延遲，時鐘鎖定 )；算術運算單元 (高速硬件乘法器，乘加器 )；多電平標準兼容高速串行的 I/O 接口；特殊功能模塊 (以太網(wǎng)等硬 IP 核 )；微處理器 (如 PowerPC405 等硬處理器IP 核 ) ]11[ 。這里的“面積”是指一個設計消耗 FPGA 的邏輯資源的數(shù)量，而“速度”是指設計在芯片 上穩(wěn)定運行時所能夠達到的最高頻率。要求一個設計同時具備設計面積最小，運行頻率最高是不現(xiàn)實的?；蛘咴谒?guī)定的面積下，使設計的時序余量更大，頻率跑得更高。當兩者發(fā)生沖突的時候，就要考慮面積和速度互換的問題了。 第 4 頁 共 38 頁 開發(fā)流程和開發(fā)軟件簡介 FPGA 設計的一般流程包括設計準備、設計輸入、功能仿真、設計處理、時序仿真、器件編程與測試幾個步驟 ]13[ 。 圖 (1)設計準備在對可編程邏輯器件的芯片進行設計之前，首先要進行方案論證、系統(tǒng)設計和器件選擇等設計準備工作。 (3)功能仿真功能仿真沒有器件內(nèi)部邏輯單元和連線的實際延時信息，只是初步驗證系統(tǒng)的邏輯功能。 (5)時序仿真時序仿真中使用了電路延時的最壞 情況，分析時序關系，檢查和消除競爭冒險，并對器件的實際工作性能進行估計。 在 FPGA 設計的各個環(huán)節(jié)都有不同公司提供的不同的 EDA 工具，一般由 FPGA 廠商提供集成開發(fā)環(huán)境，如 Altera 公司的 MaxplusII、 QuartusII 和 Xilinx 公司的 ISE。對于優(yōu)化和綜合，如 Synplicity 公司 的 synplify軟件和 Synopsys 公司的 FPGAexpress 軟件。 本設計中要用到開發(fā)軟件 MaxplusII 和仿真軟件 Modelsim。通過此開發(fā)軟件，用戶可以任意對芯片進行編程、加密或用軟件代替硬件，以滿足自己的設計需要。 MaxplusII 提供了原理圖輸入、文本輸入 (采用 HDL 語言 )和波形輸入等多種輸入手段，并可以把這些輸入方式任意組合使用。 Modelsim 軟件是由 Model 公司開發(fā)的工業(yè)上最通用的仿真器之一，簡單易用，且邏輯仿真功能強大。 Verilog HDL 簡介 Verilog 概述 隨著 EDA 技術的發(fā)展，使用硬件描述語言設計 CPLD/FPGA 成為一種趨勢。 VHDL 發(fā)展的較早，語法嚴格，而 Verilog HDL是在 C 語言的基礎上發(fā)展起來的一種硬件描述語言 ,語法較自由。國外電子專業(yè)很多會在本科階段教授 VHDL,在研究生階段教授Verilog HDL。 Verilog HDL 語言最初是于 1983 年由 Gateway Design Automation 公司為其模擬器產(chǎn)品開發(fā)的硬件建模語言。由于其模擬、仿真器產(chǎn)品的廣泛使用， Verilog HDL 作為一種便于使用且實用的語言逐漸為眾多設計者所接受。 Open Verilog International（ OVI）是促進 Verilog HDL 發(fā)展的國際性組織。這一努力最后獲得成功， Verilog HDL語言于 1995 年成為 IEEE 標準，稱為 IEEE Std 1364－ 1995。 Verilog HDL 是一種硬件描述語言，用于從算法級、門級到開關級的多種抽象設計層次的數(shù)字系統(tǒng)建模。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。所有這些都使用同一種建模語言。 Verilog HDL 的優(yōu)點 數(shù)字信號處理（ DSP）系統(tǒng)的研究人員一直在努力尋找各種優(yōu)化的算法來解決相關的信號處理問題。在現(xiàn)代通信 和計算機系統(tǒng)中，對于 DSP 算法評價最重要的指標是看它能否滿足工程上的需要。這時如果我們僅僅使用通用的微處理器，即使是專用于信號處理的微處理器，往往也無法滿足實時響應的要求。設計這樣的有苛刻實時要求的復雜的高速硬線運算邏輯是一件很有挑戰(zhàn)性的工作，即使有了好的算法而沒有好的設計工具和方法也 很難完成。當時的系統(tǒng)設計規(guī)模比較小，也比較簡單，其中所用到的 FPGA 或 ASIC 設計工作往往只能采用廠家提供的專用電路圖輸入工具來進行。此外，工程師還得非常熟悉所選器件得內(nèi)部結(jié)構(gòu)和外部引線特點，才能達到設計要求。 采用 Verilog HDL 設計電路時，由于它的標準化，可以很容易的把完成的設計移植到不同廠家的不同芯片中，并且在不同規(guī)模應用時可以比較 容易地進行修改，以適應不同規(guī)模的應用。 Verilog HDL 和傳統(tǒng)的原理圖輸入方法的關系就好比是高級語言和匯編語言的關系。在真正的CPLD/FPGA 設計中，通常建議采用原理圖和 Verilog HDL 結(jié)合的方法來設計，適合用原理圖的地方就用原理圖，適合用 Verilog HDL 的地方就用 Verilog HDL，并沒有強制的規(guī)定。 由于 Verilog HDL 的設計方法與工藝無關，因此大大提高了 Verilog HDL 模型的可重用性。在電路的設計過程中，利用軟核和虛擬器件的可重用性，可以大大縮短設計周期，加快了復雜電路的設計速度。通用性好是指 IP 的功能在某一應用領域廣泛通用， IP 的實現(xiàn)一般滿足子功能可配置、甚至可編程的特點，如最常見的 IP 嵌入式 CPU模塊就具有非常好的通用性?？梢浦残院檬侵?IP 的實現(xiàn)如行為描述、網(wǎng)表、 GDSII 文件具有可移植性，其設計輸入可以在不同的開發(fā)平臺上重現(xiàn)；綜合用批處理文件具有可移植性， IP 的綜合結(jié)果可以用不同的綜合工具，在不同的綜合庫條件下正確重現(xiàn)；仿真用測試用例可重用，測試環(huán)境可以很方便的重現(xiàn)， IP 的驗證可以用不同的仿真器，在不同的仿真庫條件下重現(xiàn) 。 IP 設計流程一般可劃分為確定規(guī)格和模塊劃分、子模塊的定義和設計、頂層模塊的設計、產(chǎn)品化等四個階段。 IP 設計的四大階段 (1) 確定規(guī)格和劃分模塊 IP 的規(guī)格至少包含以下內(nèi)容：概述、功能需求、性能需求、物理需求、詳細的結(jié)構(gòu)模塊框圖、對外系統(tǒng)接口的詳細定義、可配置功能詳細描述、需要支持的制造測試方法、需要支持的驗證策略等。 劃分模塊是指規(guī)劃師在給出 IP 結(jié)構(gòu)模塊框圖的同時，對于每個子模塊給出一個詳細的功能描述，同時必須明確子模塊之間的接口的時序要求。確定規(guī)格和劃分模塊是 IP 開發(fā)是否成功最為關鍵的一步。設計者編寫時間約束文件、綜合的批處理文件、子模塊驗證用測試平臺（ testbench）和測試套件（ test suite）等。 (3) 頂層模塊設計 頂層模塊的設計就是把子模塊集成起來，產(chǎn)生頂層模塊，并對它做綜合處理和功能驗證。驗證過程包括根據(jù)由行為模型發(fā)展來的測試向量對頂層模塊進行仿真測試，針對 IP 模塊的可配置選項進行多種配置條件下的回歸測 試，利用仿真工具檢驗