【正文】 由于所設計并行的算法結構與 Verilog HDL 語言編程的能力所限， 的時鐘寬度已為最小值（即系統運行的極限速度）。 （ 3）程序運行可靠性強，誤碼率低，同時采用并行計算方式提高了速度。文中程序已通過了綜合實驗，并進行了功能仿真和時序仿真，仿真結果正確。 綜上所述，通過對程序的規(guī)劃、測試和驗證可以得出：程序在時間上完全可以達到 VSR4 協議標準。 從波形輸出和多次的仿真結果上看，這樣的時間滯后是可以忽略的。 第一次測試： A1A2 的交界點設置為 127 位處，觀察輸出波形 詳見圖 412： 第二次測試： A1A2 的交界點設置為 37 位處，觀察輸出波形 詳見圖 413： 表 42 輸入輸出仿真分配表 端口名稱 數值類型 端口類型 位寬 顯示方式 a 9lever input 160 binary Clk 9lever input / binary y3 9lever output 1 binary y7 9lever output 1 binary y11 9lever output 1 binary y15 9lever output 1 binary y19 9lever output 1 binary out_data 9lever output 8 Binary/Decimal 圖 412 A1A2 交界點為 127 位處的波形輸出 圖 413 A1A2 交界點為 37 位處的波形輸出 （ 3）波形分析及指標驗證 觀察現有輸出波形，可以看到在前五級的實時響應中，在計算的開始時期（ 21ns處）都存在著不同程度的計算誤差。在分別定義 了輸入與輸出的類型及位寬等相關參數后，再次通過對語言和波形輸出文件保存和編譯，即可，正式開始仿真。啟動 Quartus II 軟件，在其設計平臺上編輯已完成的程序并進行編譯。同時，我們還可以將其轉化成為一個的二進制序列進行并行輸出，這個二進制序列直接反映了該程序前五級所產 生的控制信號。 assign out_data = 80*y1+40*y2+20*y3+10*y4+5*y5+y。 主要程序如下： module c(y1,y2,y3,y4,y5,y,out_data)。在該模塊中，它將綜合之前五級所得到的控制字，計算出的A1A2 分 界點的的坐標值，最終連同幀頭一齊輸出，完成對一幀數據的查找工作。 539。 539。 539。 539。 539。 539。 539。 539。 539。 always begin case (in_data) 539。 其中 第六級計算單元模塊 的計算程序及模塊示意圖如下所示： module b(y, in_data)。但根據 VSR 的工作及傳輸特性，同時考慮到傳輸中的誤碼，可能出現的情況共計 19 種（如表 41 所示）。與二分發(fā)不同的是，在這個模塊中將出現于前五級中的三個模塊簡化為了兩個。其中打包后的程序模塊與其實體名保持一致，再次編譯成功后可在該環(huán)境下進行連接 。 output[79:0] b。輸出模塊的主要任務則是根據時鐘的輸入將結果輸出至下一級，進行下一個周期的計算。 reg [79:0] y7。 input[79:0] y5。 通過分段處理，將 a 分成了上下兩個部分，分別包括了其前后各 80 位的數據，由于在本設計中工作流程共被分為六級，而前五級的工作方式完全相同，只是在程序中的輸入數據的初始化長度的定義上有些改動而已，通過上章中對二分法原理的分析可知，在前五級中輸入數據的長度分別為 160、 80、 10，通過觀察可知，每一級 的輸入數據長度均為前一級的二分之一，這是由于在每一級控制信號的存在，通過計算和控制，它將輸入中的兩段數據中的一段 摒棄 ，而相應的將另一段進行了輸出，得到了這樣的結果。 assign y4=a[79:0]。 output y5。簡言之，整個運算過程通過對數據的分段、計算、判斷和控制逐級的對數據進行分析以達到縮小范圍 、 精確查找的目的。所以在滿足這一基本標準的基礎上，我們力求 硬件 電路的最簡化，由此得出了以二分查找法為基礎的數據控制方案，并在這一章節(jié)中給出具體的軟件 實現以仿真結果的論述。它是可編程片上系統 （ SOPC） 設計的綜合性環(huán)境。 （ 2）該軟件擁有功能強大的邏輯綜合工具以及完備的電路功能仿真與時序邏輯仿真工具，支持時序分析與關鍵路徑延時分析，并可使用 Signal Tap II 邏輯分析工具進行嵌入式的邏輯分析。設計人員首先要考慮規(guī)劃出能完成某一具體功能、滿足自己產品系統設計要求的某一功能模 塊，利用某種方式 （ 如 HDL 硬件描述語言 ） 把功能描述出來，通過功能仿真以驗證設計思路的正確性。為了滿足設 計性能指標，工程師往往需要花費好幾天或更長時間進行艱苦的手工布線。 （ 3）采用 HDL 語言設計系統營建電路時，主要的設計文件是用 HDL 語言編寫的源程序，也可以將 HDL 語言編寫的源程序轉化成電路原理圖形式輸出，降低了營建電路的設計難度。然后利用 EDA 工具逐層進行仿真驗證，再把其中需要變成具體物理電路的模塊組合經由自動綜合工具 轉換成門級電路網表。 Verilog HDL 語言簡介 硬件描述語言的發(fā)展至今已經有 20 多年的歷史。大規(guī)?？删幊踢壿嬈骷?FPGA 是當今應用最廣泛 的可編程專用集成電路 （ ASIC）。 可以說， FPGA 芯片是小批量系統提高系統集成度、可靠性的最佳選擇之一。 （ 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 OC192 幀同步模塊總體電路結構 OC192 幀同步電路模塊的框圖和接口定義見圖 35 和表 32 R e s e t F rD _ I N [ 1 5 9 : 0 ] D _ O U T [ 1 5 9 : 0 ]L o c kC l k 圖 35 OC192 幀同步電路 表 32 OC192 幀同步電路信號 端口名 方向 位寬 功能定義 Reset 輸入 1 模塊異步復位信號， 1 上升沿有效 Clk 輸入 1 模塊時鐘輸入，頻率 D_IN 輸入 160 未對齊幀數據輸入 Fr 輸出 1 幀同步信號脈沖，在數據前一個周期置高 Lock 輸出 1 幀數據輸出，當 Lock 高時數據有效 D_OUT 輸出 160 幀數據有效輸出，表示系統鎖定在同步狀態(tài) 4 設計與實現 研究背景與語言工具簡介 FPGA 概述 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現場可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎上進一步發(fā)展的產物。 S E TC L RD[ 1 5 8 : 8 0 ][ 7 9 : 0 ][ 8 0 ][ 7 9 ]1 5 9控 制 0S E TC L RD[ 7 8 : 4 0 ][ 3 8 : 0 ][ 4 0 ]控 制 1[ 2 ][ 0 ][ 2 ]控 制 6[ 3 9 ] [ 1 ]? ?控 制 7C l k7 9 3 圖 34 二分查找模塊原理圖 選擇器根據二分查找模塊輸出的二進制編碼進行選擇。 S E TC L RDS E TC L RD或陣列異計 數 器比 較 器 = 0 ？C l k1 6 0 1 6 0 1 6 01 6 0D _ O U TD _ I N 圖 33 異或定位模塊 二分查找模塊查找 A1A2 交界處的位置，并輸出指示其位置信息的二進制編碼。 異 或 定 位 模 塊 選 擇 器二 分 查 找 模 塊D _ I N [ 1 5 9 : 0 ] D _ O U T [ 1 5 9 : 0 ]D O N EC L K 圖 32 二分查找?guī)侥K組成 異或定位模塊由一個和數據位寬相等的并行異或門，一個判斷是否為 0 的比較器以及一個計數器等組成，見圖 33。 00…… 00_ 11011110_ 11011110…… ，其中第一個 1 的位置就代表了 A1 和 A2 的 交界。由于在 OC192 幀結構中，有 192 個連續(xù)的 A1 和 A2，所以在 160 位的數據位寬下應該至少有持續(xù) 8 個周期是同樣的數據，這樣 前一個周期的值和后一個周期的值異或的結果必定是全 0；而一旦有 A2 出現的周期到來，異或的結果就不是全 0，其中第一個 1 的位置就代表了 A1A2的交界。該方法的核心思想是，將輸入的數據流看成是一個待查找的數組，而幀定位符 就是待查找的數據。當比較器發(fā)現某一種通道選擇正好是 A1 對齊的情況時就鎖住通道選擇的計數器。接下來再對160 位字節(jié)對齊的數據進行處理，判斷每個字節(jié)的數據是 A1 還是 A2。 表 31 319： 160 選擇器功能表 輸入數據 DATA_IN 控制碼 輸出數據 DATA_OUT D_IN[318:0] 0 D_OUT= D_IN[159:0] 1 D_OUT= D_IN[160:1] 2 D_OUT= D_IN[161:2] … D_OUT= D_IN[318:0] 159 D_OUT= D_IN[318:159] （ 2）基于字節(jié)比較的幀對齊方案 先利用 AlA2（ A1 為 111101 A2 為 00101000） 的 7 種不同位置將 160 位的數據按字節(jié)的邊界對齊，然后再利用 AlA2 的交界來判定幀頭的正確位置。 該方案理論上對高、低速率均適用。接下來搜索 SDH 幀同步字符的位置。此時， SDH 幀首比特不能保證出現在16 比特數據的最高位 （ MSB） ，而是隨機等概率的出現在 16 比特中的任意一位。 表 21 幀定界符中的 8B/10B 碼字 碼字名稱 16 進制值 RD+ RD abcdei fghj abcdei fghj BC 001111 1010 110000 0101 （ ） 23 110001 1001 110001 1001 （ ） 23 101010 0101 101010 0101 3 算法原理 引言 發(fā)送方向集成電路用于將 QC192 成幀器的輸出數據進行通道映射與重組，轉換成適合于并行傳輸的數據流。當今高速發(fā)展的 FPGA/CPLD 兼有串、并行工作方式和高速、高可靠性的特點，并可以結合具有強大的行為描述能力和豐富的仿真語句的VHDL 語言進行描述，使其在電子系統設計中得到廣泛的應用。 在多路復用技術中，幀同步的作用是使在接收端的時隙脈沖排列規(guī)律和接 收 到的數據 流中的時序排列規(guī)律一致，以保證正確無誤地進行分路。 數 據 通 道 1數 據 通 道 2數 據 通 道 5數 據 通 道 6數 據 通 道 7數 據 通 道 8數 據 通 道 9數 據 通 道 1 0數 據 通 道 3數 據 通 道 4輸入寄存器A 3A 1A 2A 6A 4A 5A 9A 7A 8A 1 0A 1 3A 1 1A 1 2A 1 6A 1 4A 1 5A 1 9A 1 7A 1 8A 2 0A3A1A2A6A4A5A9A7A8A10A13A11A12A16A14A15A19A17A18A20時 間成 幀 器 1 6 位 數 據成 幀 器 時 鐘07070781 57 0 7 0最 高 位圖 24 OC192 成幀器適配到數據通道 VSR 幀同步 在數字通信系統中，同步具有相當重要的地位，系統能否有效、可靠地工作，在很大程度上取決于是否有良好的同步系統。轉換集成電路最后把數據通道重組為 16 路 622Mbit/s 的并行數據。 A 1 A 1 A 1 . . . A 1 A 2 . . . A 2 A 2 A 2 . . .A U 指 針S O H凈 負 荷 ( 含 P O H )S O N E T123945...2 7 0 * 6 4傳 輸 順 序數 據 方 向 圖 2l OC192 幀結構數據 數據傳送 發(fā)送方向的數據傳送 發(fā)送方向功能框圖見圖 22。為保證分接器的幀狀態(tài)相對于復接器的幀狀態(tài)能獲得并保持相位關系，以便正確地實施分接，在合路數字信號中還必須循環(huán)插入幀定位信號，因此在合路數字信號中，也就存在以幀為單位的結構，各個數字時隙的位置可以根據幀定位信號加以識別。