【正文】 會(huì)使用EDA開發(fā)工具軟件Quartus II ,能熟練使用VHDL語言編寫時(shí)序電路，需要有相應(yīng)的實(shí)驗(yàn)開發(fā)平臺(tái)。2 圖像采集系統(tǒng)介紹 圖像采集系統(tǒng)功能分析這部分闡述了圖像采集系統(tǒng)的各種動(dòng)作功能和控制要求，給出了完整的圖像采集系統(tǒng)操作規(guī)程，并介紹了圖像采集運(yùn)行系統(tǒng)中所包括的人工操作步驟。在實(shí)際生活中，我們見到的圖像采集系統(tǒng)可以采集一些簡(jiǎn)單的圖像，如書本、人物和植物等。舉一個(gè)簡(jiǎn)單的例子來說明：采集一本書的圖像，系統(tǒng)會(huì)根據(jù)書的顏色大小自動(dòng)調(diào)整，使采集的圖像清晰，盡量減小失真。由此看來，系統(tǒng)一次采集要涉及攝像頭、VGA以及FPGA等，這是它的內(nèi)部功能。系統(tǒng)中PLL負(fù)責(zé)為Nios II嵌入式內(nèi)核、外部SDRAM和OV7670攝像頭提供時(shí)鐘，系統(tǒng)通電后，F(xiàn)PGA首先從EPCS中讀取配置數(shù)據(jù)，完成自身程序加載，隨后對(duì)系統(tǒng)時(shí)鐘分頻為攝像頭提供系統(tǒng)時(shí)鐘，然后通過I2C總線完成對(duì)OV7670攝像頭的配置。彩色LCD顯示SDRAM控制模塊液晶顯示控制模塊FIFO數(shù)據(jù)緩存模塊PLL視頻采集模塊I2C模塊 OV7670攝像頭 EPCS16配置芯片SDRAM 圖像采集系統(tǒng)結(jié)構(gòu)3 系統(tǒng)硬件設(shè)計(jì) FPGA選型 FPGA是該系統(tǒng)的核心，由于系統(tǒng)目前只是完成簡(jiǎn)單的圖像處理，故FPGA選用Altera公司的低成本FPGA Cyclone II系列器件簡(jiǎn)介如表所示。（2）豐富的內(nèi)嵌存儲(chǔ)器資源，適應(yīng)大量圖像數(shù)據(jù)存取的需要。系統(tǒng)的FPGA選用開發(fā)板自帶的EP2CS5Q208C8芯片。OV7670攝影頭的VGA圖像最高達(dá)到30幀/秒。用戶還可以完全控制圖像質(zhì)量、數(shù)據(jù)格式和傳輸方式。 圖像顯示模塊 圖像顯示通過在FPGA中構(gòu)建的Nios II嵌入式內(nèi)核實(shí)現(xiàn)，Nios II系統(tǒng)可以在設(shè)計(jì)階段根據(jù)實(shí)際的需求來增減外設(shè)的數(shù)量和種類。在此基礎(chǔ)上，可以快速地將硬件系統(tǒng)與常規(guī)軟件集成在單一可編程芯片中。這種設(shè)計(jì)方式，方便了各類系統(tǒng)的調(diào)試。一方面要選擇多大容量的PLC ,另一方面是選擇什么公司的PLC及外設(shè)。 PLC的硬件結(jié)構(gòu)圖： PLC硬件結(jié)構(gòu)圖 PLC各部分的作用與工作原理 中央處理器 CPU是由控制器和運(yùn)算器組成的。控制器的作用是控制整個(gè)計(jì)算機(jī)的各個(gè)部件有條不紊地工作，其基本功能是從內(nèi)存中取指令和執(zhí)行指令?！?采集由現(xiàn)場(chǎng)輸入裝置送來的狀態(tài)或數(shù)據(jù)，并送入PLC的寄存器中?！?將存于寄存器中的處理結(jié)果送至輸出端。 存儲(chǔ)器PLC的存儲(chǔ)器分為兩大部分：一大部分是系統(tǒng)存儲(chǔ)器，用來存放系統(tǒng)管理程序、監(jiān)控程序及其系統(tǒng)內(nèi)部數(shù)據(jù)；二大部分是用戶存儲(chǔ)器，包括用戶程序存儲(chǔ)區(qū)及工作數(shù)據(jù)存儲(chǔ)區(qū)。對(duì)每個(gè)程序，CPU從第一條指令開始執(zhí)行，按指令步序號(hào)做周期性的程序循環(huán)掃描，如果無跳轉(zhuǎn)指令，則從則從第一條指令開始逐條順序執(zhí)行用戶程序，直至遇到結(jié)束符后又返回第一條指令，如此周而復(fù)始不斷循環(huán)，每一個(gè)循環(huán)稱為一個(gè)掃描周期。完成后關(guān)閉輸入端口，轉(zhuǎn)入程序執(zhí)行階段。 輸出刷新階段當(dāng)所有指令執(zhí)行完畢后，將輸出狀態(tài)寄存器中的內(nèi)容，依次送到輸出鎖存電路，并通過一定輸出方式輸出，驅(qū)動(dòng)外部相應(yīng)執(zhí)行元件工作，這才形成PLC的實(shí)際輸出。掃描周期越長(zhǎng)，響應(yīng)速度越慢。I/： I/O端口設(shè)置DirAttribData功能喚醒功能功能描述000下拉是帶下拉電阻的輸入管腳001上拉是帶上拉電阻的輸入管腳010懸浮是懸浮式輸入管腳011懸浮否懸浮式輸入管腳10反相輸出否Data數(shù)據(jù)位反相輸出11同相輸出否Data數(shù)據(jù)位同相輸出由此可見，若輸入變量在I/O刷新期間狀態(tài)發(fā)生變化，則本次掃描期間輸出會(huì)相應(yīng)地發(fā)生變化。這對(duì)于一般的開關(guān)量控制系統(tǒng)來說是完全允許的，不但不會(huì)造成不利影響，反而可以增強(qiáng)系統(tǒng)的抗干擾能力。而工業(yè)現(xiàn)場(chǎng)的干擾常常是脈沖式的、短時(shí)的，由于系統(tǒng)響應(yīng)較慢，往往要幾個(gè)掃描周期才響應(yīng)一次，而多次掃描后，因瞬間干擾而引起的誤操作將會(huì)大大減少，從而提高了系統(tǒng)的抗干擾能力。 VGA的概述VGA(VideoArray)是IBM公司在1987年推出的一種視頻傳輸標(biāo)準(zhǔn)，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用，VGA最早是指分辨率為640*480的一種顯示模式。 CRT的工作原理VGA接口技術(shù)應(yīng)用最多的就是CRT顯示器，這種顯示器的信號(hào)接口采用的就是標(biāo)準(zhǔn)的VGA接口。顯示過程中，HS和VS的極性可正可負(fù)，顯示器內(nèi)可自動(dòng)轉(zhuǎn)換為正極性邏輯。系統(tǒng)總設(shè)計(jì)框圖 Nios II嵌入式內(nèi)核程序設(shè)計(jì)Nios II嵌入式內(nèi)核主要任務(wù)是將采集到的數(shù)據(jù)送入SDRAM暫存，然后再根據(jù)顯示需要將暫存的數(shù)據(jù)讀取出來送到LCD顯示，為了確保顯示圖像與采集圖像的一致，在送LCD顯示數(shù)據(jù)時(shí)要注意以下幾點(diǎn)：（1） 根據(jù)實(shí)際情況去除行、場(chǎng)消隱數(shù)據(jù)，再根據(jù)顯示內(nèi)容的多少對(duì)數(shù)據(jù)進(jìn)行裁剪，裁剪到適合LCD顯示的大小，從而避免顯示時(shí)圖像的錯(cuò)位以及亂碼等情況。5 測(cè)試結(jié)果電路板成品：測(cè)試結(jié)果如圖所示：由上圖可以看出，顯示的圖像清晰，色彩與實(shí)際相符，失真較少。6 結(jié)束語 采用FPGA設(shè)計(jì)并實(shí)現(xiàn)了一種圖像采集系統(tǒng)，大幅減少了電路板的尺寸，節(jié)約了成本，同時(shí)增加了設(shè)計(jì)的靈活性和系統(tǒng)的可靠性，充分應(yīng)用FPGA快速并行處理數(shù)據(jù)的特性，在產(chǎn)生同步信號(hào)的同時(shí)送出像素?cái)?shù)據(jù)。 （全文完）參考文獻(xiàn)：[1] 潘 松、黃繼業(yè): EDA技術(shù)實(shí)用教程，科學(xué)出版社，P23P28[2] 楊 靜: 電子設(shè)計(jì)自動(dòng)化，高等教育出版社，P32P36[3] 張文愛：EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì)，電子工業(yè)出版社，P25P48[4] 楊立英：電子電路EDA技術(shù)與應(yīng)用，清華大學(xué)出版社，P43P86[5] 徐志軍、徐光輝：VGA在CPLD/FPGA的開發(fā)與應(yīng)用，電子工業(yè)出版社，P12P16[6] 黃智偉: FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐，電子工業(yè)出版社，P66P69[7] 潘 松、王國(guó)棟：VHDL實(shí)用教材（修訂版），電子科技大學(xué)出版社，P48P52[8] 孟憲元：FPGA嵌入式系統(tǒng)設(shè)計(jì)，電子工業(yè)出版社，P56P64[9] 褚振勇、齊 亮、田紅心：FPGA設(shè)計(jì)及應(yīng)用，高等教育出版社，P36P41附錄：源程序5`timescale 1ns/1nsmodule I2C_Controller( input iCLK, input iRST_N, input I2C_CLK, input I2C_EN, input [23:0] I2C_WDATA, output I2C_SCLK, inout I2C_SDAT, input WR, input GO, output ACK, output reg END, output reg [7:0] I2C_RDATA )。reg SCLK。wire I2C_SCLK1 = (GO == 1 amp。 ((SD_COUNTER = 5 amp。 SD_COUNTER =12 || SD_COUNTER == 14) || (SD_COUNTER = 16 amp。 SD_COUNTER =23 || SD_COUNTER == 25) || (SD_COUNTER = 27 amp。 SD_COUNTER =34 || SD_COUNTER == 36))) ? I2C_CLK : SCLK。amp。amp。amp。amp。amp。 assign I2C_SCLK = WR ? I2C_SCLK1 : I2C_SCLK2。b0 : 139。 wire SDO2 = ((SD_COUNTER == 13 || SD_COUNTER == 14)|| (SD_COUNTER == 24 || SD_COUNTER == 25) || (SD_COUNTER == 41 || SD_COUNTER == 42) || (SD_COUNTER = 43 amp。 SD_COUNTER = 51)) ? 139。b1。assign I2C_SDAT = SDO ? I2C_BIT : 139。reg ACKW1, ACKW2, ACKW3。 assign ACK = WR ? (ACKW1 | ACKW2 | ACKW3) : (ACKR1 | ACKR2 | ACKR3)。b0。b0。d63) SD_COUNTER = SD_COUNTER + 639。 end else SD_COUNTER = SD_COUNTER。 I2C_BIT = 1。 ACKW2 = 1。 ACKR1 = 1。 ACKR3 = 1。 I2C_RDATA = 839。 end else if(I2C_EN) begin if(GO) begin if(WR) begin case(SD_COUNTER) 639。 I2C_BIT = 1。 ACKW2 = 1。ACKR1 = 1。 ACKR3 = 1。 end 639。 I2C_BIT = 1。 ACKW2 = 1。 END = 0。d2 : I2C_BIT = 0。d3 : SCLK = 0。d4 : I2C_BIT = I2C_WDATA[23]。d5 : I2C_BIT = I2C_WDATA[22]。d6 : I2C_BIT = I2C_WDATA[21]。d7 : I2C_BIT = I2C_WDATA[20]。d8 : I2C_BIT = I2C_WDATA[19]。d9 : I2C_BIT = I2C_WDATA[18]。d10 : I2C_BIT = I2C_WDATA[17]。d11 : I2C_BIT = I2C_WDATA[16]。d12 : I2C_BIT = 0。d13 : ACKW1 = I2C_SDAT。d14 : I2C_BIT = 0。d15 : I2C_BIT = I2C_WDATA[15]。d16 : I2C_BIT = I2C_WDATA[14]。d17 : I2C_BIT = I2C_WDATA[13]。d18 : I2C_BIT = I2C_WDATA[12]。d19 : I2C_BIT = I2C_WDATA[11]。d20 : I2C_BIT = I2C_WDATA[10]。d21 : I2C_BIT = I2C_WDATA[9]。d22 : I2C_BIT = I2C_WDATA[8]。d23 : I2C_BIT = 0。d24 : ACKW2 = I2C_SDAT。d25 : I2C_BIT = 0。d26 : I2C_BIT = I2C_WDATA[7]。d27 : I2C_BIT = I2C_WDATA[6]。d28 : I2C_BIT = I2C_WDATA[5]。d29 : I2C_BIT = I2C_WDATA[4]。d30 : I2C_BIT = I2C_WDATA[3]。d31 : I2C_BIT = I2C_WDATA[2]。d32 : I2C_BIT = I2C_WDATA[1]。d33 : I2C_BIT = I2C_WDATA[0]。d34 : I2C_BIT = 0。d35 : ACKW3 = I2C_SDAT。d36 : I2C_BIT = 0。d37 : begin SCLK = 0。 end 639。 639。 END = 1。 SCLK = 1。d0 : begin SCLK = 1。 ACKW1 = 1。 ACKW3 = 1。 ACKR2 = 1。 END = 0。d1 : begin SCLK = 1。 ACKR1 = 1。 ACKR3 = 1。 end 639。 639。 639。 639。 639。 639。 639。