【正文】 許多其他的意想不到的收獲，而且在編寫論文的過程中有的圖示自己繪制的，這次學(xué)校的畢業(yè)設(shè)計(jì)不但讓我對(duì)本專業(yè)的相關(guān)基礎(chǔ)知識(shí)進(jìn)行了很好的復(fù)習(xí)和更好的了解，還讓我對(duì)書本上的比較死板的知識(shí)進(jìn)行了更深的拓展和延伸，還有畢業(yè)設(shè)計(jì)不但鍛煉了我的動(dòng)手能力， 同時(shí) 也鍛煉了我 獨(dú)立 處理問題的能力，還讓我知道想要做好一件事不能只靠自己，如果遇到不會(huì)不懂的東西要及時(shí)問老師和同學(xué)，要自己查閱相關(guān)資料，這樣才能更快地將問題解決。 首先 我 介紹了頻率測量的一般方法，著重介紹數(shù)字測頻原理， 利用該 數(shù)字 測頻 原理，通過 FPGA運(yùn)用 VHDL編程，利用 FPGA(現(xiàn)場可編程門陣列 )芯片設(shè)計(jì)了一個(gè) 8 位數(shù)字式頻率計(jì)，該頻率計(jì)的測量范圍為10HZ100MHZ,利用 QUARTUS Ⅱ 集成開發(fā)環(huán)境進(jìn)行編輯、綜合、波形仿真，并下載到硬件中，經(jīng)實(shí)際電路測試， 仿真和實(shí)驗(yàn)結(jié)果表明，該頻率計(jì)有較高的實(shí)用性和可靠性， 達(dá)到預(yù)期的結(jié)果。所以 由此可知該頂層模塊的 仿真波形正確，能夠正確的顯示測量的頻率。 圖 頂層文件原理圖 頂層文件仿真圖 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 21 圖 頂層文件功能仿真圖 圖 頂層文件 時(shí)序 仿真圖 由 頂層文件的功能及其 仿真 結(jié)果 可知， 當(dāng) 輸入 信號(hào) sel0， sel1,sel2 分別 為 1， 0， 1 時(shí)且當(dāng) sel 為 010時(shí)，此時(shí) DP 為 0，即小數(shù)點(diǎn)點(diǎn)亮 。 由 該模塊 仿真圖可知， 該 仿真 結(jié)果 正確 ，此 時(shí)該模塊能 夠 顯示我們所需的頻率。 未滿時(shí)則加 1計(jì)數(shù)。不符合這三項(xiàng)金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 20 是無小數(shù)點(diǎn)。 當(dāng) sel為 010時(shí) 為第一檔時(shí)，令第三位的數(shù)碼管的小數(shù)點(diǎn)點(diǎn)亮，其他的不亮。 主要功能是用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點(diǎn)顯示的輸出信號(hào)，同時(shí)對(duì)高位的無意義零進(jìn)行消隱。 譯碼顯示： 該模塊 用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示，小數(shù)點(diǎn)顯示的輸出信號(hào)，同時(shí)對(duì)高位的無意義零進(jìn)行消隱， 該模塊實(shí)現(xiàn)的是對(duì)鎖存器鎖存的數(shù)據(jù)進(jìn)行處理并顯示輸出，以及小 數(shù)點(diǎn)的不同閘門的輸出顯示，以及電路板上七段顯示譯碼管的掃描信號(hào)輸出。輸出為 OVEROUT 信號(hào)。當(dāng) XLXN2125的輸入 為 1111， 0000， 0000,0001,0000,0000時(shí)， DATAIN的輸出為 111100000000000100000000。 主要功能是 用于對(duì)計(jì)數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對(duì)數(shù)據(jù)進(jìn)行記憶顯示，同時(shí)避免計(jì)數(shù)器清零信號(hào)對(duì)數(shù)據(jù)產(chǎn)生影響。 由于前面的計(jì)數(shù)器的輸出為六組四位二進(jìn)制數(shù)和一個(gè)溢出信號(hào)， 所以我們使用的鎖存器也使用六個(gè)四位鎖存器和一個(gè)一位鎖存器。 所以 仿真結(jié)果可知 該模塊 仿真 是 正確 的 。而且當(dāng)計(jì)數(shù)為 9時(shí) （即計(jì)滿時(shí)） 能 夠 產(chǎn)生進(jìn)位信號(hào)，進(jìn)位信號(hào) 1有效。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 14 圖 計(jì)數(shù)器 模塊 器件內(nèi)部結(jié)構(gòu) 圖 計(jì)數(shù)器 模塊 生成的器件 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 15 圖 計(jì)數(shù)器模塊的功能仿真圖 圖 計(jì)數(shù)器模塊的 時(shí)序 仿真圖 由 該模塊的功能及其 仿真圖 可知， 計(jì)數(shù)器中的 數(shù)據(jù) 應(yīng) 在 0 到 9 內(nèi)循環(huán)， 當(dāng)數(shù)據(jù)未滿 9時(shí)，則 進(jìn)行 加 1計(jì)數(shù)。如圖 。該模塊是使用六個(gè)十進(jìn)制計(jì)數(shù)器同步并聯(lián)而成的，首先我們?cè)O(shè)計(jì)用于并聯(lián)的十進(jìn)制計(jì)數(shù)器。 計(jì)數(shù)器： 該模塊 用于對(duì)輸入的待測信號(hào)進(jìn)行脈沖計(jì)數(shù)， 并將其 計(jì)數(shù)輸出，該模塊實(shí)現(xiàn)的功能是對(duì) 某一時(shí)間內(nèi)的 輸入信號(hào)脈沖的計(jì)數(shù)，并 且能夠?qū)?正 確的輸出結(jié)果和溢出。 圖 門控電路 模塊 生成的器件 圖 門控電路模塊 功能 仿真 圖 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 13 圖 門控電路模塊 時(shí)序 仿真 圖 由該模塊的 功能可知， 當(dāng)輸入 信號(hào) 為 FREF時(shí)， 輸出信號(hào) GAT是它的 2分頻 （這個(gè)設(shè)計(jì)是為了讓測量的 時(shí)間控制地更加精準(zhǔn)，使效果更加明顯 ） ， 當(dāng) 輸出信號(hào) GAT輸出波形后，如果 輸入信號(hào) FREF,輸入信號(hào) GAT 的值都是 0 時(shí)，輸出 的 CLR 信號(hào)則 為 1， 即當(dāng)使能信號(hào)為無效 0同時(shí)時(shí)鐘為 0時(shí)，對(duì)計(jì)數(shù)器清 其余情況下， 輸出信號(hào) CLR輸出都為 0。 該模塊 主要功能是產(chǎn)生用于計(jì)數(shù)的使能控制信號(hào)，清零信號(hào)以及鎖存器鎖存信號(hào)。 能夠控制計(jì)數(shù)的開始和結(jié)束。該模塊將頻率的測量分為幾個(gè)不同測量檔， 使其 能夠更準(zhǔn)確的測量波形頻率的大小。 圖 閘門選擇器 模塊 生成的器件 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 11 圖 閘門選擇器模塊功能仿真 圖 圖 閘門選擇器模塊 時(shí)序 仿真 圖 由 以上仿真波形可知， 當(dāng) SE1， SE10， SE100，輸入為 100時(shí)， 此時(shí)為頻率測量的第一檔， DP1,DP2,DP3 分別為 011， SE1， SE10， SE100，輸入為 010時(shí)， 此時(shí)為頻率測量的第二檔， DP1,DP2,DP3分別為 101， SE1， SE10， SE100，輸入為 001時(shí)， 此時(shí)為頻率測金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 12 量的第三檔， DP1,DP2,DP3分別為 110。 閘門選擇器： 用于選擇不同的閘門時(shí)間以及 產(chǎn)生后續(xù)的小數(shù)點(diǎn)的顯示位置，在這個(gè)模塊中我們有四個(gè)輸出端和六個(gè)輸入端，其中四個(gè)輸出端中有一個(gè)是頻率輸出端，是通過三個(gè)閘門選擇開關(guān)輸入和三個(gè)輸入頻率決定的，另外三個(gè)輸出端則是用來后面的小數(shù)點(diǎn)控制的，而六個(gè)輸入端中的三個(gè)是上面分頻器的三個(gè)輸出 1HZ， 10HZ 和 100HZ，另外三個(gè)是電路板上的撥動(dòng)開關(guān)，用來選擇閘門，控制輸出。 我將程序中 clkout1, clkout10,clkout100 clkout1k,分別分頻到 8分頻， 6分頻， 4分頻， 2分頻，由圖可知 clkout1, clkout10,clkout100 clkout1k 的周期分別是clk的 8倍， 6倍， 4倍， 2倍。 這是實(shí)現(xiàn)不同頻率測量檔的一個(gè)步驟也是最基礎(chǔ)的一個(gè)步驟。 時(shí)基產(chǎn)生與測頻時(shí)序控制電路 待測信號(hào) 脈沖計(jì) 數(shù)電路 鎖存與譯碼顯示電路 EN CLR CLK1K q[0:23] z1[0:6] z2[0:6] z3[0:6] z4[0:6] 待測信號(hào) CLK 標(biāo)準(zhǔn)時(shí)鐘 CLK IN IN 圖 數(shù)字頻率計(jì)的組成框圖 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計(jì)及波形仿真 9 4 系統(tǒng)各個(gè)模塊設(shè)計(jì)及波形仿真 各個(gè)模塊設(shè)計(jì) 分頻器 ： 將產(chǎn)生用于計(jì)數(shù)控制的時(shí)鐘分別為 1HZ， 10HZ， 100HZ 脈沖和 1KHZ 的用于七段顯示數(shù)碼管掃描顯示的掃描信號(hào)， 該電路將產(chǎn)生四個(gè)不同頻率的信號(hào) 輸出 （是為了測量不同頻率段的頻率的測量） ，因?yàn)殡娐钒迳辖o出了一個(gè) 48MHZ 的晶振，所以我們只需要對(duì)48MHZ的信號(hào)進(jìn)行適當(dāng)分頻即可得到我們所需的四個(gè)不同頻率的信號(hào)輸出， 我們?cè)O(shè)計(jì)一個(gè)輸入為 48MHZ，有四個(gè)輸出端分別為 1HZ， 10HZ和 100HZ， 1KHZ的分頻器 。 6）譯碼顯示， 該模塊能夠 用于產(chǎn)生使七段顯示數(shù)碼管的掃描數(shù)字顯示、 小數(shù)點(diǎn)顯示的輸出信號(hào)，同時(shí) 要能夠 對(duì)高位的無意義零進(jìn)行消隱。 對(duì)整個(gè)模塊的設(shè)計(jì)也是非常重要。 這是整個(gè)設(shè)計(jì)中必不可少的環(huán)節(jié)。如果這個(gè)模塊設(shè)計(jì)不好或出錯(cuò)，那么頻率的測量就會(huì)產(chǎn)生很大的誤差。 該模塊 與計(jì)數(shù)器模塊和鎖存器模塊共同作用后，可以產(chǎn)生清零，計(jì)數(shù)，鎖存等功能。 這個(gè)模塊的設(shè)計(jì)可以將該頻率測量儀分成幾個(gè)測量檔，對(duì)不同 頻率范圍的頻率能夠進(jìn)行更精確的測量，使測量結(jié)果更加準(zhǔn)確。 這是整個(gè)設(shè)計(jì)的基礎(chǔ)模塊，我們必須要完成這個(gè)模塊的設(shè)計(jì)。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 3章 系統(tǒng)整體設(shè)計(jì) 8 系統(tǒng)單元模塊劃分 1）分頻器， 分頻器用于較高頻率的時(shí)鐘進(jìn)行分頻操作，得到較低頻率的信號(hào) 在該模塊中我們要 將輸入信號(hào)分別分頻到 4個(gè)不同的頻率段。 這就是我的數(shù)字頻率計(jì)的設(shè)計(jì)原理。不難設(shè)想，若將閘門時(shí)間設(shè)為 T=，則計(jì)數(shù)值為10000，這時(shí)，顯示器的小數(shù)點(diǎn)只要根據(jù)閘門時(shí)間 T的改變也隨之自動(dòng)往右移動(dòng)一位 (自動(dòng)定位 )，那么，顯示的結(jié)果為 。在這一段時(shí)間內(nèi)， 如果 計(jì)數(shù)器計(jì)得 N=100000個(gè)數(shù)，根據(jù)公式 f = N / T，那么被測頻率就是 100000Hz。 閘門開通的時(shí)間稱為閘門時(shí)間，其長度等于門控信號(hào)作用時(shí)間 T。由一個(gè)高穩(wěn)定的石英振蕩器和 一系列數(shù)字分頻器組成了時(shí)基信號(hào)發(fā)生器，它輸出時(shí)間基準(zhǔn) (或頻率基準(zhǔn) )信號(hào) ③ 去控制門控電路形成門控信號(hào) ④ ，門控信號(hào)的作用時(shí)間 T 是非常準(zhǔn)確的 (由石英振蕩器決定 )。 如果 在一定的時(shí)間間隔 T內(nèi)計(jì)數(shù)，計(jì) 算可 得某周期性信號(hào)的重復(fù)變化次數(shù)為 N，則該信號(hào)的頻率可表達(dá)為： f = N / T . 基于這一 頻率測量的 原理我們可以使用 某一 單位時(shí)間內(nèi)對(duì)被測信號(hào) 脈沖頻率 進(jìn)行計(jì)數(shù)的方法 來 求得對(duì)該信號(hào)的頻率測量 ,并且要使測量結(jié)果盡量精確無誤。 b、 能夠?qū)崿F(xiàn)對(duì)高位無意義零的消隱?？梢允褂?QuartusII帶有的 RTL Viewer觀察綜合后的 RTL圖。 QuartusII支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera特定器件的硬件功能，如各類片上存儲(chǔ)器、 DSP模塊、 LVDS驅(qū)動(dòng)器、 PLL以及 SERDES 和 DDIO 電路模塊等。 此外， QuartusII還包含許多十分有用的 LPM（ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可以與QuartusII普通設(shè)計(jì)文件一起使用。還可以通過選擇 Compiler Tool（ Tools菜單），在 Compiler Tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。 QuartusII 包括模塊化的編譯器。同樣， QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。 QuartusII設(shè)計(jì)工具完全支持 VHDL、Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 2章相關(guān)技術(shù)綜述 6 Quartus II QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。利用硬件描述語言編程來表示邏輯器件及系統(tǒng)硬件的功能和行為，是 EDA 設(shè)計(jì)方法的一個(gè)重要特征。電路設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處 理，最后得到設(shè)計(jì)結(jié)果，并且修改設(shè)計(jì)方案如同修改軟件一樣方便。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA軟件平臺(tái)上，用硬件描述語言 VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。此外， 由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，仍可以采用原來的 VHDL代 碼。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL進(jìn)行的設(shè)計(jì)可以很 容易轉(zhuǎn)成用專用集成 電路 (ASIC