【正文】 摘要 II 基于 FPGA 的頻率測量儀的設(shè)計 摘 要 本文介紹了基于 FPGA的數(shù)字頻率計的設(shè)計方法 。 Abstract ............................................................................... 錯誤 !未定義書簽。 我在設(shè)計時設(shè)計類六個模塊，執(zhí)行不同的功能，然后利用這六個模塊，綜合成一頂層文件，來實現(xiàn)頻率計的功能設(shè)計， 并且使用仿真軟件 QuartusⅡ VHDL程序 和頂層 做了仿真。如今技術(shù) 發(fā)展飛快，基本技術(shù)已經(jīng)應(yīng)用完善，應(yīng)用現(xiàn)代技術(shù)我們可以輕松擴展頻率測量儀的測頻上限。這些要求有的已經(jīng)實現(xiàn)或者部分實現(xiàn)，但要真正實現(xiàn)這些目標(biāo)，還有許多工作要做，而不是表面看來似乎發(fā)展到頭了。如今，頻率測量儀已經(jīng)不單是測量信號頻率的裝置了，還可以用它測量方波脈沖的脈寬。把以前 “電路設(shè)計 +硬件搭試 +調(diào)試焊接 ”轉(zhuǎn)化為 “功能設(shè)計 +軟件模擬 +仿真下載 ”。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 1章 緒論 2 研究目的和意義 目的：我們要能熟練運用 FPGA技術(shù)、 VHDL編程語言以及電路電子知識，設(shè)計出綜合的數(shù)字系統(tǒng)，進一步理解電子設(shè)計自動化 ——EDA 技術(shù)。因此，頻率的測量以及測量的精度是否高就顯得更為重要。 研究內(nèi)容和要求 1. 編程時用 硬件描述語言 VHDL 語言 來 實現(xiàn)頻率測量儀功能，使其能計算出 某一段時間 內(nèi) 的 待測信號的脈沖個數(shù)，并且 能夠 通過數(shù)碼管顯示出來。 與 MCU 相比，F(xiàn)PGA/CPLD的優(yōu)勢是多方面的和根本 性的 : (1).編程方式簡便、先進。這些功能在工控、智能儀器儀表、通訊 和軍事上有特殊用途。在高可靠應(yīng)用領(lǐng)域， MCU的缺憾為 FPGA的應(yīng)用留 下了很大的用武之地。因此， FPGA的設(shè)計開發(fā)必須利用功 能強大的 EDA工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言 (如 VHDL 或 VerilogHDL)來進行電子系統(tǒng)設(shè)計和產(chǎn)品開發(fā)。 EDA專家預(yù)言，未來的大系統(tǒng)的 FPGA 設(shè)計僅僅是各類再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計周期最少僅數(shù)分鐘。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降， FPGA在系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開發(fā)。從而使傳統(tǒng)設(shè)計方法中經(jīng)常采用的一些電路形式 (特別是一些異步時序電路 )在 FPGA/CPLD 設(shè)計方法中并不適用。時延問題是 ASIC 設(shè)計當(dāng)中常見的問題，要精確地控制電路的時延是非常困難的，特別是 在像 FPGA/CPLD這樣的可編程邏輯當(dāng)中。 (5).早期的 FPGA 芯片不能實現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。 (6).盡管 FPGA實現(xiàn)了 ASIC 設(shè)計的硬件仿真，但是由于 FPGA和門陣列、 標(biāo)準(zhǔn)單元等傳統(tǒng) ASIC 形式的延時特性不盡相同，在將 FPGA設(shè)計轉(zhuǎn)向其它 ASIC 設(shè)計時，仍然存在由于延時不匹配造成設(shè)計失敗的可能性。 （硬件描述語言） VHDL是硬件描述語言的一種，對系統(tǒng)硬件的描述功能很強而語法又比較簡單。 (1)設(shè)計功能強、方法靈活、支持廣泛。 (2)系統(tǒng)硬件描述能力強。 VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入描述 與工藝相關(guān)的信息，不會因為工藝變化而使描述過時。從一個仿真工 具移植到另一個仿真工具，從一個綜合工具移植到另一個綜合工具，從一個工 作平臺移植到另一個工作平臺去執(zhí)行。 VHDL 語言的效率之一，就是如果你的設(shè)計是被綜合 到一個 CPLD 或 FPGA 的話，則可以使你設(shè)計的產(chǎn)品以最快速度上市。 EDA 技術(shù) EDA是 電子設(shè)計自動化 （ Electronic Design Automation）的縮寫，在 20世紀 90年代初從 計算機輔助設(shè)計 （ CAD）、 計算機輔助制造 （ CAM）、 計算機輔助測試 （ CAT）和 計算機輔助工程 （ CAE）的概念發(fā)展而來的 [4]。利用 EDA 工具可以極大地提高設(shè)計效率 [15]。 QuartusII在 21世紀初推出，是 Altera前一代 FPGA/CPLD集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。 QuartusII 也可利用第三方的綜合 工具。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。在 Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。 QuartusII 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87 及 VHDL’97 標(biāo)準(zhǔn) )、Ve rilog HDL及 AHDL(Altera HDL)。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 3章 系統(tǒng)整體設(shè)計 7 3 系統(tǒng)整體設(shè)計 系統(tǒng)整體 設(shè)計要求 測試頻率范圍為： 10Hz～ 100MHz 的方波 顯示工作方式： a、用六位 BCD七段數(shù)碼管顯示讀數(shù) 。 具體 的 實現(xiàn)過程簡述如下 : 首先， 我們要 將被測信號 ① (方波 )加到閘門的輸入端。比如，時間基準(zhǔn)信號的重復(fù)周期為 1S，加到閘門的門控信號作用時間 T 亦準(zhǔn)確地等于 1S，即閘門的開通時間 ——“閘門時間 ”為 1S。在計數(shù)式數(shù)字頻率計中，通過選擇不同的閘門時間，可以改變頻率計的測量范圍和測量精度。即 將產(chǎn)生用于計數(shù)控制的時鐘分別為 1HZ， 10HZ， 100HZ 脈沖和 1KHZ 的用于七段顯示數(shù)碼管掃描顯示的掃描信號。 3）門控電路， 該模塊可以 產(chǎn)生用于計數(shù)的使能控制信號，清零信號以及鎖存器鎖存信號。 4）計數(shù)器， 該模塊能夠 用于對輸入的待測信號進行脈沖計數(shù)， 使其能夠?qū)⑺鶞y得的脈沖 計數(shù) 正確的 輸出。 設(shè)計頂層模塊時要將它與計數(shù)器模塊相連接。 這個模塊的主要作用就是將輸入信號 分頻到四個不同頻率的信號輸出。所以仿真波形正確。 因為 圖中輸入為 010，所以 FREF 與 F10HZ相同 。在頂層模塊中與下一個模塊計數(shù)器模塊相連接，實現(xiàn)其功能。由圖 該模塊 仿真結(jié)果是正確的 ，能夠?qū)崿F(xiàn)其功能。 然后再將 6個十進制計數(shù)器并聯(lián)，產(chǎn)生該模塊所需的計數(shù)器。 但是 當(dāng)數(shù)據(jù)計滿后則重新回到 0開始計數(shù)。 鎖存器： 該模塊主要 用于對計數(shù)器輸出數(shù)據(jù)的鎖存，便于后續(xù)譯碼顯示電路的對數(shù)據(jù)進行記憶顯示，同時避免計數(shù)器清零信號對數(shù)據(jù)產(chǎn)生影響。 圖 鎖存器 模塊 器件內(nèi)部結(jié)構(gòu) 圖 鎖存器 模塊 生成的器件 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計及波形仿真 17 圖 鎖存器 模塊的功能仿真圖 圖 鎖存器 模塊的 時序 仿真圖 由 該模塊 的功能和 仿真 結(jié)果 可知，在 CLK 下降沿到達時， DATAIN 能夠?qū)?XLXN2125的信號進行鎖存 。所以仿真正確，該模塊能夠?qū)崿F(xiàn)對數(shù)據(jù)的鎖存。 圖 譯碼顯示模塊器件內(nèi)部結(jié)構(gòu) 圖 譯碼顯示模塊生成的器件 金陵科技學(xué)院學(xué)士學(xué)位論文 第 4章 系統(tǒng)整體設(shè)計及波形仿真 19 圖 譯碼顯示模塊功能仿真圖 圖 譯碼顯示模塊 時序 仿真圖 由該 模塊 仿真圖可知， 當(dāng) sel為 011時 為第一檔時，令第四位的數(shù)碼管的小數(shù)點點亮，其他的不亮。當(dāng)接入 1KHZ的時鐘信號時， CNT進行循環(huán)計數(shù)，從 000到 101循環(huán) 計數(shù)，計滿則清 0， 并 將 CNT賦值給 SEL。 頂層文件： 頂層文件原理圖 由該頻率測量儀的功能要求，將以上六個模塊連接成圖 ，以實現(xiàn)其頻率測量及顯示 的功能。 金陵科技學(xué)院學(xué)士學(xué)位論文 結(jié)論 22 結(jié)論 在 本次 的 畢業(yè)設(shè)計 中 我 對數(shù)字頻率計進行了系統(tǒng)的設(shè)計。 其實我覺得 覺得這次設(shè)計 對我 還是有一定困難的。然后就是頂層文件的設(shè)計，雖然編寫好了程序，但是運行也會錯誤，原因就是不知道怎么把底層模塊和頂層文件結(jié)合起來，再運行，所以才導(dǎo)致這樣的錯誤。我們每一個人永遠不能滿足于現(xiàn)有的成就，人生就像在爬山，一座山峰的后面還有更高的山峰在等著你。技巧 use 。 clkout100 : out STD_LOGIC。 signal t10:integer range 1 to 2400000。 signal c2:std_logic。event and clk=39。 由于 48MHZ的的信號，前一半的時候 c1為 0，則后一半是為 1， 就完成了對信號進行分頻，產(chǎn)生了 1HZ的信號 t1=1。 process(clk)is begin if clk39。 elsif t10=2400000 then c2=not c2。 end process。 then 方法同上 if t100240000 then t100=t100+1。 end if。139。 end if。 clkout10=c2。 library IEEE。 entity SELE is Port ( SE1 : in STD_LOGIC。 F10HZ : IN STD_LOGIC。 DP2 : out STD_LOGIC。139。039。 DP2=39。 END IF。139。 第二檔，輸出為 10HZ， dp2有效 DP1=39。 DP3=39。039。139。 DP2=39。 END IF。 use 。 GAT : out STD_LOGIC。039。 THEN G1=NOT G1。039。139。 END PROCESS。 use 。 CLR : in STD_LOGIC。 end CNT10。 THEN CQI=0000。 THEN 對時鐘進行計數(shù) IF ENA=39。139。 END PROCESS。139。 當(dāng)且僅當(dāng)使能有效且計數(shù)為 9時產(chǎn)生進位信號 ， 進位信號1有效 ， 同步并聯(lián)時連高位的使能端 end Behavioral。 use 。 end LATCH4。 THEN 當(dāng)時鐘信號下降沿時，實現(xiàn)鎖存 QOU=DIN。 上述文件編寫完成后保存編譯生成圖形文件符號如圖： 再編寫一位鎖存器，源程序代碼如下： library IEEE。 entity LATCH1 is Port ( CLK : in STD_LOGIC。 architecture Behavioral of LATCH1 is begin PROCESS(CLK,DIN) IS BEGIN IF CLK39。 END IF。 use 。 S1 : in STD_LOGIC_VECTOR (3 downto 0)。 S5 : in STD_LOGIC_VECTOR (3 downto 0)。 將總線的對應(yīng)位進行連接 S6(19 DOWNTO 16)=S1。 S6(3 DOWNTO 0)=S5。 use 。 SE100 : in STD_LOGIC。 architecture Behavioral of POINTCON is 金陵科技學(xué)院學(xué)士學(xué)位論文 附錄 33 begin PROCESS(SE1,SE10,SE100,SEL) IS BEGIN IF SE1=39。 AND SE100=39。 當(dāng)為第一檔時，令第四位的數(shù)碼管的小數(shù)點點亮，其他的不亮 ELSIF SE1=39。 AND SE100=39。 第二檔時，第三位的數(shù)碼管小數(shù)點點亮 ELSIF SE1=39。 AND SE100=39。 第三檔時，第二位的小數(shù)點點亮 ELSE DP=39。 end Behavioral。 use 。 architecture Behavioral of CTRLS is SIGNAL CNT: STD_LOGIC_VECTOR(2 DOWNTO 0):=000。 THEN 接入 1KHZ的時鐘信號，使 CNT進行循環(huán)計數(shù)，從 000到 101 IF CNT=”101” THEN CNT=”000”。 END PROCESS。 use 。 DP2: IN STD_LOGIC