【正文】 聲編 程或無 線編程，或通過電話線遠(yuǎn)程在線編程。這些功能在工控、智能儀器儀表、通訊 和軍事上有特殊用途。 (2).高速。 FPGA的時(shí)鐘延遲可達(dá)納秒級(jí)，結(jié)合其并行工作方式，在 超高速應(yīng)用領(lǐng)域和實(shí)時(shí)測(cè)控方面有非常廣闊的應(yīng)用前景。 (3).高可靠性。在高可靠應(yīng)用領(lǐng)域， MCU的缺憾為 FPGA的應(yīng)用留 下了很大的用武之地。除了不存在 MCU所特有的復(fù)位不可靠與 PC 可能跑飛 等固有缺陷外， FPGA的高可靠性還表現(xiàn)在幾乎可將整個(gè)系統(tǒng)下載于同 一芯片中，從而大大縮小了體積，易于管理和屏蔽。 (4).開發(fā)工具和設(shè)計(jì)語言標(biāo)準(zhǔn)化，開發(fā)周 期短。由于 FPGA/CPLD的集成規(guī) 模非常大，集成度可達(dá)數(shù)百萬門 [14]。因此， FPGA的設(shè)計(jì)開發(fā)必須利用功 能強(qiáng)大的 EDA工具，通過符合國(guó)際標(biāo)準(zhǔn)的硬件描述語言 (如 VHDL 或 VerilogHDL)來進(jìn)行電子系統(tǒng)設(shè)計(jì)和產(chǎn)品開發(fā)。由于開發(fā)工具的通用性、設(shè)計(jì)語言 的標(biāo)準(zhǔn)化以及設(shè)計(jì)過程幾乎與所用的 FPGA器件的硬件結(jié)構(gòu)沒有關(guān) 系，所以設(shè)計(jì)成功的各類邏輯功能塊軟件有很好的兼容性和可移植性，它幾乎可用于任何型號(hào)的 FPGA中，由此還可以以知識(shí)產(chǎn)權(quán)的方式得到確認(rèn)，并 被注冊(cè)成為所謂的 IP 芯核，從而使得片上系統(tǒng)的產(chǎn) 品設(shè)計(jì)效率大幅度提高。由 于相應(yīng)的 EDA軟件功能完善而強(qiáng)大，仿真方式便捷而實(shí)時(shí)，開發(fā)過程形象而 直觀，兼之硬件因素涉及甚少，因此可以在很短時(shí)間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè) 計(jì)，這正是產(chǎn)品快速進(jìn)入市場(chǎng)的最寶貴的特征。美國(guó) TI 公司認(rèn)為，一個(gè) ASIC 80 %的功能可用 IP 芯核等現(xiàn)成邏輯合成。 EDA專家預(yù)言，未來的大系統(tǒng)的 FPGA 設(shè)計(jì)僅僅是各類再應(yīng)用邏輯與 IP 芯核的拼裝，其設(shè)計(jì)周期最少僅數(shù)分鐘。 (5).功能強(qiáng)大，應(yīng)用廣闊。目前， FPGA可供選擇范圍很大，可根 據(jù)不同的應(yīng)用選用不同容量的芯片。利用它們可實(shí)現(xiàn)幾乎任 何形式的數(shù)字電路 或數(shù)字系統(tǒng)的設(shè)計(jì)。隨著這類器件的廣泛應(yīng)用和成本的大幅度下降， FPGA在系統(tǒng)中的直接應(yīng)用率正直逼 ASIC 的開發(fā)。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 2章相關(guān)技術(shù)綜述 4 同時(shí)， FPGA設(shè)計(jì)方法也有其局限性。這主要體現(xiàn)在以下幾點(diǎn) : (1).FPGA 設(shè)計(jì)軟件一般需要對(duì)電路進(jìn)行邏輯綜合優(yōu)化 (Logic Synthesis amp。 Optimization)，以得到易于實(shí)現(xiàn)的結(jié)果，因此，最終設(shè)計(jì)和原始設(shè)計(jì)之間在邏輯實(shí)現(xiàn)和時(shí)延方面具有一定的差異。從而使傳統(tǒng)設(shè)計(jì)方法中經(jīng)常采用的一些電路形式 (特別是一些異步時(shí)序電路 )在 FPGA/CPLD 設(shè)計(jì)方法中并不適用。這就要 求設(shè)計(jì)人員更加了解 FPGA/CPLD設(shè)計(jì)軟件的特點(diǎn)，才能得到優(yōu)化的設(shè)計(jì)。 (2).FPGA一般采用查找表 (LUT)結(jié)構(gòu) (Xilinx), ANDOR結(jié)構(gòu) (Altera)或多路 選擇器結(jié)構(gòu)(Actel)，這些結(jié)構(gòu)的優(yōu)點(diǎn)是可編程性，缺點(diǎn)是時(shí)延過大，造成原 始設(shè)計(jì)中同步信號(hào)之間發(fā)生時(shí)序偏移。同時(shí)，如果電路較大，需要經(jīng)過劃分才 能實(shí)現(xiàn)，由于引出端的延遲時(shí)間，更加大了延遲時(shí)間和時(shí)序偏移。時(shí)延問題是 ASIC 設(shè)計(jì)當(dāng)中常見的問題，要精確地控制電路的時(shí)延是非常困難的，特別是 在像 FPGA/CPLD這樣的可編程邏輯當(dāng)中。 (3).FPGA 的容量和 I/O 數(shù)目都是有限的，因此，一個(gè)較大的電路必 須經(jīng)過邏輯劃分((Logic Partition)才能用多個(gè) FPGA芯片實(shí)現(xiàn)，劃分算法 的優(yōu)劣直接影響設(shè)計(jì)的性能。 (4).由于目標(biāo)系統(tǒng)的 PCB 板的修改代價(jià)很高，用戶一般希望能夠在固定引出端分配的前提下對(duì)電路進(jìn)行修改。但在芯片利用率提高，或者芯片 I/O 引出端很多的情況下，微小的修改往往會(huì)降低芯片的布通率。 (5).早期的 FPGA 芯片不能實(shí)現(xiàn)內(nèi)存、模擬電路等一些特殊形式的電路。 最新的一些FPGA 產(chǎn)品集成了通用的 RAM 結(jié)構(gòu)。但這種結(jié)構(gòu)要么 利用率不 高，要么不完全符合設(shè)計(jì)者的需要。這種矛盾來自于 FPGA本身的結(jié)構(gòu)局限性， 短期內(nèi)很難得到很好的解決。 (6).盡管 FPGA實(shí)現(xiàn)了 ASIC 設(shè)計(jì)的硬件仿真，但是由于 FPGA和門陣列、 標(biāo)準(zhǔn)單元等傳統(tǒng) ASIC 形式的延時(shí)特性不盡相同，在將 FPGA設(shè)計(jì)轉(zhuǎn)向其它 ASIC 設(shè)計(jì)時(shí)，仍然存在由于延時(shí)不匹配造成設(shè)計(jì)失敗的可能性。針對(duì)這個(gè)問 題，國(guó)際上出現(xiàn)了用 FPGA 數(shù)組對(duì)ASIC 進(jìn)行硬件仿真的系統(tǒng) (如 Quickturn公司的硬件仿真系統(tǒng) )。這種專用的硬件仿真系統(tǒng)利用軟硬件結(jié)合的方法，用 FPGA數(shù)組實(shí)現(xiàn)了 ASIC 快速原型，接入系統(tǒng)進(jìn)行測(cè)試。該系統(tǒng)可以接受指定 的測(cè)試點(diǎn)，在 FPGA 數(shù)組中可以直接觀測(cè) (就像軟件模擬中一樣 )，所以大大 提高了仿真的準(zhǔn)確性和效率。 （硬件描述語言） VHDL是硬件描述語言的一種，對(duì)系統(tǒng)硬件的描述功能很強(qiáng)而語法又比較簡(jiǎn)單。因?yàn)閂HDL具有強(qiáng)大的行為描述能力，使得設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，只需進(jìn)行電子系統(tǒng)的設(shè)計(jì)和性能優(yōu)化 [3]；方便邏輯仿真與調(diào)試。目前， VHDL作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，得到眾多 EDA公司的支持，在電子工程領(lǐng)域已經(jīng)成為事實(shí)上通用硬件描述語言。 VHDL語言與其它 HDL語言相比有一些自己的特色，下面作一簡(jiǎn)要說明。 (1)設(shè)計(jì)功能強(qiáng)、方法靈活、支持廣泛。 VDHL語言可以支持自上而下 ( Top_Down)的設(shè)計(jì)方法，它具有功能強(qiáng)大的語言結(jié)構(gòu)，可用簡(jiǎn)潔明確的代碼 描述來進(jìn)行復(fù)雜控制邏輯的金陵科技學(xué)院學(xué)士學(xué)位論文 第 2章相關(guān)技術(shù)綜述 5 設(shè)計(jì)，可以支持同步電路、異步電路、以及其它隨 機(jī)電路的設(shè)計(jì) [5]。其范圍之廣是其它 HDL語言所不能比擬的。此外， VHDL語言 可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。 (2)系統(tǒng)硬件描述能力強(qiáng)。 VHDL語言具有多層次的設(shè)計(jì)描述功能，可以從 系統(tǒng)的數(shù)學(xué)模型直 到門級(jí)電路，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的組件生成，它支持 階層設(shè)計(jì)且提供模塊設(shè)計(jì)的創(chuàng)建 [10]。 VHDL語言能進(jìn)行系統(tǒng)級(jí)的硬件描述是它的 一個(gè)最突出的優(yōu)點(diǎn)。 (3)可以進(jìn)行與工藝無關(guān)編程。 VHDL語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入描述 與工藝相關(guān)的信息，不會(huì)因?yàn)楣に囎兓姑枋鲞^時(shí)。與工藝技術(shù)有關(guān)的參數(shù)可 通過 VHDL提供的類屬加以描述，工藝改變時(shí)，只需修改相應(yīng)程序中的類屬參數(shù)即可。 (4)VHDL語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 [12]。 VHDL既是 IEEE承認(rèn)的標(biāo) 準(zhǔn)，故 VHDL的設(shè)計(jì)描述可以被不同的 EDA設(shè)計(jì)工具 所支持。從一個(gè)仿真工 具移植到另一個(gè)仿真工具，從一個(gè)綜合工具移植到另一個(gè)綜合工具，從一個(gè)工 作平臺(tái)移植到另一個(gè)工作平臺(tái)去執(zhí)行。這意味著同一個(gè) VHDL設(shè)計(jì)描述可以在 不同的設(shè)計(jì)項(xiàng)目中采用，方便了設(shè)計(jì)成果的設(shè)計(jì)和交流。另外， VHDL語言的 語法比較規(guī)范，從而其可讀性比較好，給閱讀和使用都帶來了極大的好處。 (5)方便 ASIC 移植。 VHDL 語言的效率之一，就是如果你的設(shè)計(jì)是被綜合 到一個(gè) CPLD 或 FPGA 的話，則可以使你設(shè)計(jì)的產(chǎn)品以最快速度上市。當(dāng)產(chǎn)品 的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時(shí)，采用 VHDL進(jìn)行的設(shè)計(jì)可以很 容易轉(zhuǎn)成用專用集成 電路 (ASIC)來實(shí)現(xiàn)，僅僅需要更換不同的庫(kù)重新進(jìn)行綜合。由于 VHDL是一 個(gè)成熟的定義型語言，可以確保 ASIC 廠商交付優(yōu)良質(zhì)量的器件產(chǎn)品。此外， 由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時(shí)，仍可以采用原來的 VHDL代 碼。 EDA 技術(shù) EDA是 電子設(shè)計(jì)自動(dòng)化 （ Electronic Design Automation）的縮寫，在 20世紀(jì) 90年代初從 計(jì)算機(jī)輔助設(shè)計(jì) （ CAD）、 計(jì)算機(jī)輔助制造 （ CAM）、 計(jì)算機(jī)輔助測(cè)試 （ CAT）和 計(jì)算機(jī)輔助工程 （ CAE）的概念發(fā)展而來的 [4]。 EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA軟件平臺(tái)上，用硬件描述語言 VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA技術(shù)是以計(jì)算機(jī)為工具完成數(shù)字系統(tǒng)的邏輯綜合、布局布線和設(shè)計(jì)仿真等工作。電路設(shè)計(jì)者只需要完成對(duì)系統(tǒng)功能的描述，就可以由計(jì)算機(jī)軟件進(jìn)行系統(tǒng)處 理，最后得到設(shè)計(jì)結(jié)果，并且修改設(shè)計(jì)方案如同修改軟件一樣方便。利用 EDA 工具可以極大地提高設(shè)計(jì)效率 [15]。利用硬件描述語言編程來表示邏輯器件及系統(tǒng)硬件的功能和行為，是 EDA 設(shè)計(jì)方法的一個(gè)重要特征。 EDA技術(shù)在現(xiàn)在使用時(shí)越來越廣泛 ，學(xué)習(xí) EDA也是刻不容緩。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 2章相關(guān)技術(shù)綜述 6 Quartus II QuartusII 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境， Altera 是世界上最大的可編程邏輯器件供應(yīng)商之一。 QuartusII在 21世紀(jì)初推出，是 Altera前一代 FPGA/CPLD集成開發(fā)環(huán)境 MAX+PLUSII 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。它提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。 Altera的 QuartusII提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成組合環(huán)境。 QuartusII設(shè)計(jì)工具完全支持 VHDL、Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。 QuartusII 也可利用第三方的綜合 工具。同樣， QuartusII具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。此外， QuartusII與 MATLAB和 DSP Builder結(jié)合，可以進(jìn)行基于 FPGA的 DSP系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 QuartusII 包括模塊化的編譯器。編譯器包括的功能模塊有分析 /綜合器（ Analsis amp。 Synthesis）、適配器（ Fitter）、裝配器（ Assembler）、時(shí)序分析器（ Timing Analyzer）、設(shè)計(jì)輔助模塊（ Design Assistant）、 EDA網(wǎng)表文件生成器（ EDA Netlist Writer）、編輯數(shù)據(jù)接口（ Compiler Database Interface）等。可以通過選擇 Start Compilation來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start單獨(dú)運(yùn)行各個(gè)模塊。還可以通過選擇 Compiler Tool（ Tools菜單），在 Compiler Tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。在 Compiler Tool窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，或打開其他相關(guān)窗口。 此外， QuartusII還包含許多十分有用的 LPM（ Library of Parameterized Modules）模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在 SOPC 設(shè)計(jì)中被大量使用，也可以與QuartusII普通設(shè)計(jì)文件一起使用。 Altera提供的 LPM函數(shù)均基于 Altera器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些 Altera特定器件的硬件功能，如各類片上存儲(chǔ)器、 DSP模塊、 LVDS驅(qū)動(dòng)器、 PLL以及 SERDES 和 DDIO 電路模塊等。 QuartusII 編譯器支持的硬件描述語言有 VHDL(支持 VHDL’87 及 VHDL’97 標(biāo)準(zhǔn) )、Ve rilog HDL及 AHDL(Altera HDL)。 QuartusII支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對(duì)使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后， QuartusII的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告?？梢允褂?QuartusII帶有的 RTL Viewer觀察綜合后的 RTL圖。 金陵科技學(xué)院學(xué)士學(xué)位論文 第 3章 系統(tǒng)整體設(shè)計(jì) 7 3 系統(tǒng)整體設(shè)計(jì) 系統(tǒng)整體 設(shè)計(jì)要求 測(cè)試頻率范圍為： 10Hz～ 100MHz 的方波 顯示工作方式： a、用六位 BCD七段數(shù)碼管顯示讀數(shù) 。 b、 能夠?qū)崿F(xiàn)對(duì)高位無意義零的消隱。 系統(tǒng)設(shè)計(jì)原理 【 2】 所謂 “頻率 ”， 其實(shí) 就是周期性信號(hào)在單位時(shí)間 (1 秒 )內(nèi)變化的次數(shù)。 如果 在一定的時(shí)間間隔 T內(nèi)計(jì)數(shù)，計(jì) 算可 得某周期性信號(hào)的重復(fù)變化次數(shù)為 N，則該信號(hào)的頻率可表達(dá)為： f = N / T . 基于這一 頻率測(cè)量的 原理我們可以使用 某一 單位時(shí)間內(nèi)對(duì)被測(cè)信號(hào) 脈沖頻率 進(jìn)行計(jì)數(shù)的方法 來 求得對(duì)該信號(hào)的頻率測(cè)量 ,并且要使測(cè)量結(jié)果盡量精確無誤。 具體 的 實(shí)現(xiàn)過程簡(jiǎn)述如下 : 首先， 我們要 將被測(cè)信號(hào) ① (方波 )加到閘門的輸入端。由一個(gè)高穩(wěn)定的石英振蕩器和 一系列數(shù)字分頻器組成了時(shí)基信號(hào)發(fā)生器，它輸出時(shí)間基準(zhǔn) (或頻率基準(zhǔn) )信號(hào) ③ 去控制門控電路形成門控信號(hào)