【正文】 硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。 ⑶ 適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)支文件配制于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配制、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。適配完成后可以利用適配產(chǎn)生的仿真文件 作確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。 ⑷ 時(shí)序仿真和功能仿真 ① 時(shí)序仿真。 就是接近真實(shí)期間運(yùn)行特性的仿真，仿真文件中包含了器件硬件特性參數(shù)，因而，仿真精度高。但時(shí)序仿真文件必須來自針對(duì)具體器件的綜合器與適配器 ② 功能仿真。 是直接對(duì) VHDL、原理圖描述或其他描述形式的邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足原設(shè)計(jì)的要求，仿真過程不涉及任何具體器件的硬件特性。不經(jīng)歷綜合與適配階段，在項(xiàng)目設(shè)計(jì)編輯編譯后即可進(jìn)入門級(jí)仿真器件進(jìn)行模擬測(cè)試。 ⑸編程下載 把適配后生成的下載或者配置文件，通過編程器或編 程電纜向 FPGA或 CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 ⑹硬件調(diào)試 最后是將含有載入了設(shè)計(jì)的 FPGA 或 CPLD 的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。 MAX+plusⅡ 系統(tǒng) MAX+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， MAX+plusⅡ 界面友7 好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的 EDA 軟件。 MAX+plusⅡ 軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入 、 快速處理和器件編程。 使用 MAX+plusⅡ ，設(shè)計(jì)者無需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要用自己熟悉的設(shè)計(jì)輸入工具建立設(shè)計(jì)， MAX+plusⅡ 會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式。由于有關(guān)結(jié)構(gòu)的詳細(xì)知識(shí)已裝入開發(fā)工具，設(shè)計(jì)者不需手工優(yōu)化自己的設(shè)計(jì)，因此設(shè)計(jì)速度非?？臁? 8 第 2 章 課題要求與系統(tǒng)設(shè)計(jì)方案 課題要求 利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對(duì)其進(jìn)行設(shè)計(jì)開發(fā)，設(shè)計(jì)并制作一個(gè)低頻相位測(cè)量系統(tǒng)。該系統(tǒng)包括相位測(cè)量?jī)x、數(shù)字式移相信號(hào)發(fā)生器和移相網(wǎng)絡(luò)三部分。主要設(shè)計(jì)內(nèi)容為： CPLD 開發(fā)技術(shù)與 VHDL 設(shè)計(jì)編程概述；用 VHDL 完成測(cè)量相位和數(shù)字式移相信號(hào)發(fā)生器的程序設(shè)計(jì)，并完成測(cè)量芯片的 ASIC 制作；外圍 A/D、 D/A 轉(zhuǎn)換及處理的硬件設(shè)計(jì)與制作；聯(lián)機(jī)統(tǒng)調(diào)，完成所有硬件調(diào)試，做成實(shí)際系統(tǒng)。 總體方案設(shè)計(jì) 相位測(cè)量?jī)x設(shè)計(jì)方法很多，總體上有數(shù)字和模擬兩種設(shè)計(jì)方法。 方案一： 模擬測(cè)量方法：用過零比較器將輸入和輸出的正弦波整形為方波，送鑒相器鑒相，鑒相電路由異或門和低通濾波器組成，異或門的輸出為脈沖方波，其占空比與兩個(gè)信號(hào)的相位的相位差成正比，經(jīng)過低通濾波器，即可將占空比轉(zhuǎn)換成直流電壓， 再經(jīng) A/D 后，由 CPU讀取相位差值。該方案的硬件較復(fù)雜，實(shí)現(xiàn)有困難。 方案二：純單片機(jī)方式：即有單片機(jī)為主體，輔助放大整形單元，單片機(jī)利用整形之后的兩個(gè)方波信號(hào)的邊沿作為 CPU的兩個(gè)中斷源，并測(cè)量?jī)纱沃袛嘀g的時(shí)間間隔，這種方法硬件電路少，但要求 CPU 的具有較高的時(shí)鐘頻率。用通常的單片機(jī)難以完全滿足本題的精度要求。 方案三：以 FPGA/CPLD 為主的方式：即用 FPGA 完成鑒相、計(jì)數(shù)、數(shù)據(jù)處理、顯示等功能數(shù)據(jù)。這種方法系統(tǒng)結(jié)構(gòu)緊湊，可以完成復(fù)雜的測(cè)量與控制，操作方便，可以在很高的頻率下工作，完全滿足本題的要求 。 綜上所述，我 選擇方案三，同時(shí)將所以的模塊設(shè)計(jì)均用 VHDL 文本設(shè)計(jì)方式，使得本設(shè)計(jì)具有交互性好，功能調(diào)整與修改方便的優(yōu)點(diǎn)。 系統(tǒng)設(shè)計(jì) 本設(shè)計(jì)要求設(shè)計(jì)相位測(cè)量?jī)x，數(shù)字式移相信號(hào)發(fā)生器，移相網(wǎng)絡(luò)三部分。 相位測(cè)量?jī)x 相位測(cè)量?jī)x主要由放大整形和數(shù)字化測(cè)量?jī)纱蟛糠謽?gòu)成，其框圖 如下： 9 圖 框圖 其中，放大整形電路的主要任務(wù)是將兩路同頻率信號(hào)進(jìn)行放大整形為方波信號(hào)，送入測(cè)量?jī)x去測(cè)量它們的之間的相位差，測(cè)量部分通過相位比較獲得一個(gè)與 A、 B 兩列信號(hào)相位差成正比的矩形脈沖并送入計(jì) 數(shù)器計(jì)數(shù)，其計(jì)數(shù)值大小便反映了相位差，將其處理后以數(shù)字量的形式準(zhǔn)確地顯示出來。 移相網(wǎng)絡(luò) 模擬移相， 由 R， C 組成移相網(wǎng)絡(luò)進(jìn)行移相 ，運(yùn)用運(yùn)放隔離后用電位器合成， 只需合理選取 R、 C 參數(shù)，使其滿足 ??RC1 ，便可通過 電位器調(diào)節(jié)實(shí)現(xiàn)中時(shí)移相和幅值的變化要求，可以得到 90? 到 +90? 任意相位角度。 數(shù)字式移相信號(hào)發(fā)生器 本模塊的基本原理框圖如圖 。 圖 數(shù)字 式移相信號(hào)發(fā)生器框圖 其基本思想是將要產(chǎn)生的正弦信號(hào)的一個(gè)周期的數(shù)字樣本存儲(chǔ)在波形數(shù)據(jù)檢索表中，然后通過了一個(gè)地址發(fā)生器對(duì)檢索表中的波形數(shù)據(jù)周而復(fù)始地尋址讀出，在經(jīng) D/A變換和濾波后獲得正弦波形，信號(hào)發(fā)生器的相位產(chǎn)生只需要改變地址計(jì)數(shù)器的計(jì)數(shù)初值便可實(shí)現(xiàn)，由于從存儲(chǔ)器中所讀出的波形樣本數(shù)是固定的，只要一個(gè)周期中的樣本數(shù)越大（我們選取 360 個(gè)點(diǎn)）輸出波形的質(zhì)量較高，其相位噪聲較低且不隨輸出頻率的變化而變化，另外，用 VHDL 可以很方便地設(shè)計(jì)一個(gè)可變模計(jì)數(shù)器，使得輸出頻率可以通過鍵盤任意預(yù)值和改變，本方案是一種性 能優(yōu)異的可移相式信號(hào)發(fā)生器。 本設(shè)計(jì)的硬件電路主要包括 FPGA 主芯片兩片，分 別完成數(shù)字化相位測(cè)量和數(shù)字式移相信號(hào)發(fā)生器兩個(gè)主要功能單元，其 設(shè)計(jì)方法均采用 VHDL編程，我們采用的是 Altera放大通道放大整形相位差 計(jì)數(shù) 數(shù)據(jù)處理控 制顯示A 輸入B 輸入F P G A ....10 公司的 ACEXIK 系列芯片，其特點(diǎn)是將查找表（ LVT）和 EAB 相結(jié)合，提供了效率最高而價(jià)格低廉的結(jié)構(gòu)，我們所選用的 EP1K50 芯片的最大器件門數(shù)達(dá)到了 199000 門（其中門型可用門為 5000 個(gè)），擁有 249 個(gè)最大 I/O 引腳和 10 個(gè) EAB 塊，具體設(shè)計(jì)見軟件設(shè)計(jì)部分。 系統(tǒng)設(shè)計(jì)總圖 圖 系統(tǒng)設(shè)計(jì)總圖 如圖 所示 ， 整個(gè)系統(tǒng)是由芯片系統(tǒng)和外圍電路兩部份構(gòu)成 ,其中芯片我們選用144 個(gè)引腳 30 萬門電路的 EPF10K30ETC1441 主要設(shè)計(jì)芯片和 AT89C51 單片機(jī)芯片。外圍電路主要由外部電源、時(shí)鐘產(chǎn)生電路、 鍵盤按鈕 等。 11 第 3 章 硬件電路設(shè)計(jì) 移相網(wǎng)絡(luò) 由 R， C 組成移相網(wǎng)絡(luò)進(jìn)行移相 原理圖如下圖 。 圖 移相網(wǎng)絡(luò)原理圖 電路工作原理的理論分析 設(shè)移相輸入電壓為 ui(s) C 點(diǎn)為 RC 高通濾波電路的輸出 公式 1 D 點(diǎn)為 RC 低通濾波電路的輸出 ? ? ? ?siSD UdS dU ??? 公式 2 由此可知 E 點(diǎn)電位為： 公式 3 B 輸出電位為： 公式 4 移相輸入A` 輸出B ` 輸出++++RRCCCDR1R2R3R4R5R6R7R8E...?????? ?RCd 1? ? ? ?siSC UdS SU ???? ? ? ? ? ?sisDsCSDSE UdS dkkKUUUU ????????? )1( 111)()()( ???????? ?? 21 21 RR RK? ? ? ?siSB UdS dkkkU ????? )1( 112 ???????? ?????????? ??566432 1 RR RRRK12 A 輸出電位為： 公式 5 B 輸出相對(duì)于 A 輸出的相移為： 公式 6 因?yàn)?K1 的變化范圍為 0～ 1，則 1? 的變化范圍為 0～ 90，要使θ值在 ??45 到 ??45 范圍內(nèi)變化，則只能使 2? = ?45 ，也就是要求 ??RC1 。 只要電路元器件的參數(shù)選擇滿足條件 ??RC1 時(shí)，通過調(diào)節(jié)電位器 RW 就可以使得輸出 A 與 B 之間的相位差在 ??45 到 ??45 范圍內(nèi)變化， 以滿足題目要求。 電路元件參數(shù)選擇 RC 參數(shù)的選擇要求 ??RC1 ，則當(dāng)輸入信號(hào)頻率為 100Hz 時(shí) 0 0/1 ???? ?RC 取 C=, R=160KΩ 當(dāng)輸入信號(hào)頻率為 1KHz 時(shí) 電容 C 取值不變， R=16KΩ 當(dāng)輸入信號(hào)頻率為 10KHz 時(shí) 電容 C 取值不變， R= KΩ 電位器選擇：取 0 到 50KΩ的可調(diào)電位器。 R4， R5 的選擇：當(dāng) ??RC1 時(shí) ， C 點(diǎn)電位相對(duì)移相輸入電壓的衰減最大， 所以選同相放大器的放大倍數(shù)為 2，則 R4=R5，選 R4=R5=10 KΩ 運(yùn)算放大器選擇：這里選擇 LM741 芯片。 輸出電位器選擇： 2K 多圈電位器。 放大整形單元 該單元作為相位測(cè)量?jī)x的輸入通道，其主要功能是提高儀器的輸入電阻和降低共模干擾，并提供邊沿穩(wěn)定的矩形脈沖，為測(cè)量?jī)x器進(jìn)行數(shù)字化測(cè)量做準(zhǔn)備。 為了簡(jiǎn)化設(shè)計(jì)，輸入級(jí)，放大級(jí)、整形級(jí)全部采用模擬集成電路來實(shí)現(xiàn)，共采用了三個(gè)高速模擬芯片： LH0033（緩沖器）、 MAX4016（雙運(yùn)放）、 MAX902（雙電壓比較器）來實(shí)現(xiàn)，其中 LH0033 要求用177。 10V供電，其他器件用177。 5V供電。 ? ? ? ?siSA VKU 3? ???????? ??8783 RR RK2111 a rc t a n1a rc t a n ??? ??????????? ??? dwdwkk13 該單元電路圖如圖 。 圖 放大整形單元電路圖 為了使相位儀的輸入阻抗大于 100K，我們現(xiàn)在選用了具有 FET 輸入的寬帶集成緩沖器 LH0033 做輸入級(jí)，該器件的輸入電阻高達(dá) 1010Ω，輸出電阻只有 10Ω，增益近似等于 1，帶寬可達(dá) 100MHZ，用它來做輸入級(jí)是非常理想的。 放大級(jí)的設(shè)計(jì)主要考慮增益和帶寬的指標(biāo)，因?yàn)楹竺娴恼渭?jí)才用了電壓比較器，所以放大級(jí)的增益應(yīng)根據(jù)頻率計(jì)指標(biāo)提出的最小輸入信號(hào)幅度（ ）和電壓比較器所要求的 輸入電壓的最小擺率來決定，當(dāng)加到電壓比較器輸入端的信號(hào)頻率為 時(shí)，只要其幅度大于 ，它的過零壓擺率就能滿足大于 。 整形級(jí)選用輸出為 TTL 電平的高速集成雙電壓比較器 MAX902 來構(gòu)成，它比 TTL電路有觸發(fā)靈敏度高，因而可降低放大級(jí)增益的優(yōu)點(diǎn)，此外，還可把觸發(fā)電平調(diào)節(jié)電路直接設(shè)置在電壓比較器的輸入端，實(shí)現(xiàn)起來比較方便。 10010010082470100M470 500R F 2500R F 15000R F 3 400D1D2 F F F F F F F F F F F F F F F F F F+ 5V+ 5V+ 5V+ 10V 5V 10V 5V 5VA1A2A3A4L H 0 0 3 3M A X 4 0 1 6M A X 4 0 1 6M A X 9 0 2R P 1 200+ 5V+++++16791012445678123145238TTL 輸出 A1+ ++++++數(shù)字地?cái)?shù)字電源5107調(diào)零G 3 = 4..被測(cè)信號(hào) A....2 D K 1 7 Aaab數(shù)字地. ...14 第 4 章 軟件設(shè)計(jì) 相位測(cè)量系統(tǒng) 將兩列相隔一定相位差的同頻率正弦波信號(hào)過零比較為方波 CP CP2，示意圖如下圖 。 圖 相 位測(cè)量示意圖 對(duì)兩方波信號(hào) CP CP2 信號(hào)進(jìn)行異或，得到矩形波 CP3，用高頻方波脈沖對(duì) CP1的一個(gè)周期進(jìn)行計(jì)數(shù)，設(shè)計(jì)數(shù)值為 Y，對(duì) CP3 的高電平時(shí)間進(jìn)行計(jì)數(shù)，計(jì)數(shù)數(shù)值為 X，故相位差為： 整個(gè)相位差測(cè)量模塊可分為四個(gè)小模塊，分別是計(jì)數(shù)模塊 、數(shù)據(jù)溢出處理模塊 、 運(yùn)算模塊 、 數(shù)據(jù)選擇模塊 。 計(jì)數(shù)模塊 此模塊的處理的信號(hào)為 CP1 和 CP2 異或后的信號(hào) CP3，和 CP1 經(jīng)過分一次頻后的信號(hào) CP4，分別對(duì) CP3 和 CP4 信號(hào)的高電平為閘門時(shí)間進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)值輸出。 根據(jù)課題要求，相位計(jì)數(shù)為（ 0~176。 ）分辨率為 176。 ,相位差計(jì)算公式的計(jì)算公式為 使相位差的分辨力達(dá)到 176。，則 a 至少要滿足遞增為一時(shí)對(duì)應(yīng)的相位差遞增為 176。而 a 的變化范圍為（ 0~b） ,因此當(dāng) b 滿足