【正文】 ent and cp=39。 else count_2=39。 end if。 x00000。 end process。)then if(mm=200)then cp_4=39。 else flag=39。 cp=cp1 xor cp2。 signal count1: std_logic_vector(21 downto 0)。 count21:out std_logic_vector(20 downto 0))。 use 。在這次設(shè)計開始我整理出了好幾套方案，其中一個是全部用 FPGA 程序完成整個設(shè)計，再一個是用 FPGA 和單片機相結(jié)合的方法完成整個設(shè)計。 結(jié)論 系統(tǒng)各部分模塊基本達到設(shè)計的 技術(shù)指標 、功能要求 。例如引線盡量短，減少交叉，每個芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。 FPGA 的時鐘頻率很高，對周圍電路的一定影響。 圖 編譯 編程下載和測試 首先，在實驗前使用下載線將實驗板與計算機并口連接好，然后打開設(shè)計并下載。 選擇 MAX+plus IIFloorplan Editor，進入底層編輯工具，再選擇LayoutDevice View 和 LayoutCurrent Assignments Floorplan，顯示當前的管腳分配情況。在一般的 EDA 工程中設(shè)計項目器件，是一個實際的電路系統(tǒng)或是一個電子產(chǎn)品。 VHDL 語言描述（ JISHU3）附錄 。 頻率測量電路 設(shè)計模塊如圖 。 圖 頻率測量原理圖 其中， CLK 為基準倍，頻率大小為 40MHZ。 FENPIN： 得到不同頻率的脈沖信號 。輸出的商即為模 M。 圖 地址生成器頂層設(shè)計圖 BCD 碼轉(zhuǎn)換成 10 位二進制碼電路圖如下 圖 。 圖 波形存儲頂層設(shè)計圖 余弦函數(shù) 設(shè)計 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。 DM162 液晶顯示模塊可以和單片機 AT89C51 直接接口，電路如圖 所示。 鍵盤控制模塊 該模塊有鍵盤掃描、數(shù)據(jù)流控制等部分。 圖 4. 10 輸入信號的流程圖 封裝元件如下圖 4. 11。 圖 轉(zhuǎn)換電路封裝元件 整個 相位測量 模塊頂層 設(shè)計 如 圖 。 乘法 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ TYCHENFA ）附錄 。 計數(shù) 設(shè)計 頂層圖 如下圖 ， VHDL 語言描述 （ JISHU2）見附錄 。 ）分辨率為 176。 ? ? ? ?siSA VKU 3? ???????? ??8783 RR RK2111 a rc t a n1a rc t a n ??? ??????????? ??? dwdwkk13 該單元電路圖如圖 。 只要電路元器件的參數(shù)選擇滿足條件 ??RC1 時，通過調(diào)節(jié)電位器 RW 就可以使得輸出 A 與 B 之間的相位差在 ??45 到 ??45 范圍內(nèi)變化， 以滿足題目要求。 移相網(wǎng)絡(luò) 模擬移相， 由 R， C 組成移相網(wǎng)絡(luò)進行移相 ，運用運放隔離后用電位器合成， 只需合理選取 R、 C 參數(shù)，使其滿足 ??RC1 ，便可通過 電位器調(diào)節(jié)實現(xiàn)中時移相和幅值的變化要求，可以得到 90? 到 +90? 任意相位角度。該方案的硬件較復雜，實現(xiàn)有困難。 MAX+plusⅡ 軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入 、 快速處理和器件編程。 ⑷ 時序仿真和功能仿真 ① 時序仿真。其缺點主要是由于圖形設(shè)計方式并沒有得到標準化，不同的 EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形的文件兼容性較差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴大，原理圖輸入描述方式必然引起一系列難以克服的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調(diào)整和 結(jié)構(gòu)升級困難。由基本門構(gòu)成的兩類數(shù)字電路，一類是組合電路，在邏輯上輸出總是當前輸入狀態(tài)的函數(shù)；另一類是時序電路，其輸出是當前系統(tǒng)狀態(tài)與當前輸入狀態(tài)的函數(shù)，它含有存儲元件。正因為 VHDL 的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍。系統(tǒng)級芯片不僅集成 RAM 和微處理器，也集成 FPGA。 (2)由于工藝線寬的不斷縮小，在半導體材料上的許多寄生效應(yīng)已不能簡單被忽略。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計忙人、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。另一方面來看，在現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)是相互促進、相互推動又相互制約的兩個技術(shù)環(huán)節(jié)。該系統(tǒng)利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進行設(shè)計開發(fā)，系統(tǒng)由相位測量儀、數(shù)字式移相信號發(fā)生器和移相網(wǎng)絡(luò)三個模塊構(gòu)成， 整個裝置具有原理簡單，測量精度高 ,測量結(jié)果顯示直觀的特點。 EDA 技術(shù)已不是某一學科的分支或某種新的技能技術(shù)，它應(yīng)該是一門綜合性學科。 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行 PCB 板的自動布局布線。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。 (3)電子系統(tǒng)的成本、減少系統(tǒng)的體積、設(shè)計速 度也成為一個產(chǎn)品能否成功的關(guān)鍵因素，促使 EDA 工具和 IP 核應(yīng)用更為廣泛。從此， VHDL 成為硬件描述語言的業(yè)界標準之一。用 VHDL 進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)勢是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的 與工藝有關(guān)的因素花費過多的時間和精力。由此，人們提出了 一種可編程電路結(jié)構(gòu)，即乘積項邏輯可編程結(jié)構(gòu) 。 當輸入的 HDL 文件在 EDA 工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL 源文件中的 語句都是可綜合的。 是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及任何具體器件的硬件特性。 8 第 2 章 課題要求與系統(tǒng)設(shè)計方案 課題要求 利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進行設(shè)計開發(fā)，設(shè)計并制作一個低頻相位測量系統(tǒng)。 方案三：以 FPGA/CPLD 為主的方式：即用 FPGA 完成鑒相、計數(shù)、數(shù)據(jù)處理、顯示等功能數(shù)據(jù)。 本設(shè)計的硬件電路主要包括 FPGA 主芯片兩片，分 別完成數(shù)字化相位測量和數(shù)字式移相信號發(fā)生器兩個主要功能單元，其 設(shè)計方法均采用 VHDL編程，我們采用的是 Altera放大通道放大整形相位差 計數(shù) 數(shù)據(jù)處理控 制顯示A 輸入B 輸入F P G A ....10 公司的 ACEXIK 系列芯片，其特點是將查找表（ LVT）和 EAB 相結(jié)合，提供了效率最高而價格低廉的結(jié)構(gòu)，我們所選用的 EP1K50 芯片的最大器件門數(shù)達到了 199000 門（其中門型可用門為 5000 個），擁有 249 個最大 I/O 引腳和 10 個 EAB 塊，具體設(shè)計見軟件設(shè)計部分。 輸出電位器選擇： 2K 多圈電位器。 整形級選用輸出為 TTL 電平的高速集成雙電壓比較器 MAX902 來構(gòu)成，它比 TTL電路有觸發(fā)靈敏度高，因而可降低放大級增益的優(yōu)點，此外，還可把觸發(fā)電平調(diào)節(jié)電路直接設(shè)置在電壓比較器的輸入端，實現(xiàn)起來比較方便。而 a 的變化范圍為（ 0~b） ,因此當 b 滿足 b≥ 3600 時 a 的變化范圍大于（ 0~3600），滿足課題要求。 移位 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ YIWEI）見附錄 。），判斷 CP1 與 CP2 之間的超前和滯后的關(guān)系，使相位差的范圍為（ 0~176。 KCHUFA：實現(xiàn)除法運算。移位 Y39。 鍵盤掃描 設(shè)計 頂層電路如圖 ， VHDL 語言描述（ JIANPAN_G） 附錄 。這樣就滿足了題目中相位差步進為 1о的要求。鍵盤輸入移相值并通過二進制轉(zhuǎn)化為 ADD_X數(shù)值，通過地址累加 COUNT=COUNT+1 得到新地址。 圖 輸出選擇頂層設(shè)計圖 將地址生成器和波形存儲模塊連接電路圖 。 圖 BCD 碼轉(zhuǎn)換成 14 位二進制碼電路圖 24 封裝元件如圖 圖 轉(zhuǎn)換電路封裝元件 可變模分頻器模塊電路連接如下圖 。 BOX_CTRL: 片選 。 flag1 的優(yōu)先級最高，只要 flag1=1, 數(shù)據(jù)選擇顯示器立即選擇 count1 顯示。 JISHU1：以 為閘門時間，進行 BCD 碼計數(shù)。 SCAN_8_DOT:譯碼顯示。 FPGA 系統(tǒng)的關(guān)鍵技術(shù)之一是要用硬件描述語言來描述 FPGA 的硬件電路。該管腳將出現(xiàn)在右上角為 Unassigned Nodes amp。 圖 編程 這時， 如果 硬件正確連接，電源 也已經(jīng) 打開，按下 Configure 即可開始 30 對目標板上的器件進行編程了。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效 果。 移相網(wǎng)絡(luò)的調(diào) 試 經(jīng)過理論計算和 EWB 軟件仿真，在三個不同頻率輸入時，通過跳線切換網(wǎng)絡(luò) RC的參數(shù)，在調(diào)節(jié)電位器 RW 的時候，可實現(xiàn)相位差在 45186。 在這次設(shè)計中我真正 主要 完成了基于 FPGA 數(shù)字式相位測量儀設(shè)計與制作模塊中的 相位測量系統(tǒng)、數(shù)字移相信號發(fā)生器、頻率測量程序 的編譯 ,部分模塊的仿真 。 35 參考文獻 [1] 潘松 黃繼業(yè) .EDA 技術(shù)實用教程 [M].科學出版社 ,. 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[15] 陳意軍 王迎旭 .CPLD 在頻率測控系統(tǒng)中的應(yīng)用 .半導體技術(shù) .第 26 卷第 12 期 . 2021 年 12 月 . 36 致 謝 經(jīng)過一學期的努力，我的畢業(yè)設(shè)計任務(wù)到了最后階段。 clk: in std_logic。 signal cpp:std_logic。event and cp1=39。139。 end if。 else cp_4=39。139。 end process。event and clk=39。 x00000。 end if。 else cp_fen1=39。 and cpp39。 use 。 architecture pengshu of yiwei is begin constance=3600。 t(13 downto 0)=count(19 downto 6)。 t(13 downto 0)=count(17 downto 4)。 t(13 downto 0)=count(15 downto 2)。 end process。b_ji:integer:=26)。length+cs39。)。)。累加 end if。 use 。 end kchufa。 div=bchus。 sub(0):=div(i)。 end if。)then if(count=x01)then shuchu=shang。 use 。 architecture pengshu of xushu1 is begin p