【正文】 xuanshu:out std_logic_vector(11 downto 0))。 use 。 end a。 else count=count+1。event and clk=39。039。 end if。139。)then cc:=div_cshu。 variable sub: std_logic_vector(bit_c downto 0)。amp。 signal div_cshu: std_logic_vector(bit_c downto 0)。 chushu: in std_logic_vector(bit_c1 downto 0)。 entity kchufa is generic( bit_bc: integer:=26。 43 KCHUFA 除法模塊 library ieee。 end if。139。 for i in 1 to b_cs1 loopb_cs1 aa(xx1 downto 1):=aa(xx2 downto 0)。若為 1 則把 aa 付給它 else result:=(others=39。bchenshu。)then cc:=(others=39。b_bcs1 constant xx: integer :=b_cs+b_bcs。 architecture a of tychenfa is begin process(clk) variable result,aa: std_logic_vector(b_bcs+b_cs1 downto 0)。 bchenshu: in std_logic_vector(b_bcs1 downto 0)。 entity tychenfa is generic (b_bcs:integer:=14。 TYCHENFA 乘法模塊 library ieee。 不移位 t(13 downto 0)=count(13 downto 0)。139。139。139。139。139。139。139。 t:out std_logic_vector(13 downto 0))。 entity yiwei is port(count_1: in std_logic_vector(21 downto 0)。 YIWEI 移位模塊 library ieee。 count21=COUNT2。 process(cpp) 兩計(jì)數(shù)值同時(shí)鎖存 begin 40 if cpp=39。 count=count+1。139。 process(cp_4)設(shè)定一秒為顯示頻率 begin if( cp_439。039。 end if。039。) then if(cp=39。 end process。event and cpp=39。 end if。139。 process(clk)以 CP1 為閘門(mén)時(shí)間計(jì)數(shù) begin if(clk39。 mm=mm+1。139。 process(clk) 動(dòng)態(tài)掃描脈沖信號(hào) begin if(clk39。139。139。異或 process(cp1) 滯后 超前判斷 begin if(cp139。) then cpp=not cpp。 signal count2: std_logic_vector(20 downto 0)。 signal count: integer range 0 to 202100。 end jishu2。1hz cp_4: buffer std_logic。 use 。 這次畢業(yè)設(shè)計(jì)是在郭 XX老師的指導(dǎo)下完成的，課題中用 FPGA 作為主芯片實(shí)現(xiàn)了任意波形的相位測(cè)量。開(kāi)始我選擇第一種但是到了最后發(fā)現(xiàn)在占空比運(yùn)算顯示模塊 FPGA 的編寫(xiě)程序好煩瑣，其中在數(shù)據(jù)運(yùn)算中的乘法模塊里， FPGA 程序中的乘法符號(hào)右邊必須是 2 的 N 次方，但是我要算相位數(shù)值必須乘以 360，相比單片機(jī)程序來(lái)說(shuō)，單片機(jī)能更好 方便 實(shí)現(xiàn)這個(gè)功能。我感到自己學(xué)習(xí)到很多，也明白了很多： ⑴首先是學(xué)到先做人后做事的道理。 34 結(jié)束語(yǔ) 經(jīng)過(guò)為期一學(xué)期的時(shí)間，我完成了這次畢業(yè)設(shè)計(jì)。連續(xù)可調(diào)，可通過(guò)示波器實(shí)際觀察 A、 B 兩列的相位差。實(shí)踐證明，這些措施對(duì)消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。在通過(guò)了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時(shí)分析，在確認(rèn)程序沒(méi)問(wèn)題后，直接下載到芯片進(jìn)行硬件調(diào)試，單獨(dú)調(diào)試好每一個(gè)模塊，然后再連接成一個(gè)完整的系統(tǒng)調(diào)試。我們采取了一些抗干擾措施。 圖 器件編程 圖 下載 采用了資源豐富的可編程邏輯器件，整個(gè)設(shè)計(jì)全部 VHDL 來(lái)編寫(xiě)，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡(jiǎn)單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟 硬件聯(lián)調(diào)難度不是很大。選擇 MAX＋ PLUSⅡ→ Programmer 項(xiàng)，如果是初次下載，還沒(méi)有設(shè)置過(guò)下載硬件，則彈出 Hardware Setup 窗口，在其下拉菜單中選擇 “ Byte Blaster（ MV） ” 編程方式。 Pins 中的管腳拖到適的地方，當(dāng)對(duì)應(yīng)管腳出現(xiàn)對(duì)應(yīng)字符nonexx(I/O)時(shí) ,松開(kāi)左鍵，放置成功。右上角為 Unassigned Nodes amp。 引腳鎖定 MAX＋ PLUSⅡ 仿真結(jié)果正確，就可以將設(shè)計(jì)下載到選定的器件中進(jìn)行系統(tǒng)硬件測(cè)試。在此，編程下載就是將自己完成的邏輯設(shè)計(jì)燒錄到具體的器件中去。 封裝元件如下圖 。 XUANZE：數(shù)據(jù)選擇。 JISHU2：以 為閘門(mén)時(shí)間，進(jìn)行 BCD 碼計(jì)數(shù)。 27 圖 頻率測(cè)量電路 設(shè)計(jì)模塊 各小模塊功能如下： FENPING：將基準(zhǔn)頻率進(jìn)行 分頻。 Flag3 的優(yōu)先級(jí)最低，只有當(dāng) flag1=0， flag2=0， flag3=1 時(shí)，數(shù)據(jù)選擇顯示器才選擇 count3 顯示。 基準(zhǔn)信號(hào)經(jīng)過(guò)分頻后得到周期為 、 ，占空比接近為 1 的閘門(mén)脈沖信號(hào)，并以次作為被測(cè)信號(hào)的閘門(mén)時(shí)間對(duì)被測(cè)信號(hào)同時(shí)計(jì)數(shù)，并判斷計(jì)數(shù)值的大小。 封裝元件如下圖 。 SCAN_8_DOT: 帶有小數(shù)點(diǎn)的顯示掃描模塊 。 圖 可變模分頻器頂層文件 移相數(shù)字信號(hào)發(fā)生器頂層模塊如下圖 。 對(duì)基準(zhǔn)頻率信號(hào)（ 40MHZ）進(jìn)行 M 分頻，便可得到對(duì)地址生成器和波形存儲(chǔ)器讀出速度脈沖 . 除法電路 設(shè)計(jì) 頂層模塊 如圖 ， VHDL 語(yǔ)言描述（ CHUFA_1）附 錄 圖 除法電路設(shè)計(jì)頂層圖 分頻電路 設(shè)計(jì) 頂層 模塊 如圖 ， VHDL 語(yǔ)言描述（ CP_PINLV）附錄 。 圖 封裝元件 可變模分頻器模塊 對(duì)一基準(zhǔn)頻率進(jìn)行可變模分頻，當(dāng)基準(zhǔn)頻率足夠大，改變模的大小得到不同頻率的脈沖信號(hào)。 22 圖 BCD 碼轉(zhuǎn)換成 10 位二進(jìn)制碼電路圖 封裝元件如圖 。而移相地址為 ADD2=ADD1+ADD_X。 圖 余弦函數(shù)頂層設(shè)計(jì)圖 地址生成器模塊 對(duì)波形存儲(chǔ)器存儲(chǔ)的每一個(gè)數(shù)據(jù)都賦一個(gè)地址，每個(gè)數(shù)據(jù)都對(duì)應(yīng)一個(gè)固定地址，在讀取某一數(shù)據(jù)時(shí)，可通過(guò)它的地址對(duì)它尋址讀取。 21 在此模塊中也引出了兩個(gè)方波波形，此方波隨鍵盤(pán)輸入頻率相位值不同而改變。 圖 顯示控制電路圖 帶有小數(shù)點(diǎn)的顯示掃描模塊 如圖 ， VHDL 語(yǔ)言描述（ SCAN4_8_DOT）附錄 。 圖 鍵盤(pán)控制頂層設(shè)計(jì)圖 20 顯示控制模塊 液晶顯示器以其微功耗、體積小、顯示內(nèi)容豐富、超薄輕巧的諸多優(yōu)點(diǎn)，在袖珍式儀表和低功耗應(yīng)用系統(tǒng)中應(yīng)用廣泛。 鍵盤(pán)掃描 鍵盤(pán)掃描原理圖 如圖 所示，由分頻器電路、鍵盤(pán)掃描計(jì)數(shù)器電路、鍵盤(pán) column 和 row 按鍵檢測(cè)電路、按鍵抖動(dòng)消除電路、鍵盤(pán)編碼電路等組成 . 鍵盤(pán)掃描頻率一般為 1KHZ 左右，按鍵（ key_pressed）為使能 0 位，當(dāng)使用者尚未按下鍵盤(pán)時(shí)， key_pressed=’ 1’ ,此時(shí)由 0～ 15 反復(fù)計(jì)數(shù)，并輸出計(jì)數(shù)值作為按鍵檢測(cè)電路的輸入掃描鍵盤(pán)，直到使用者按下鍵盤(pán)時(shí) key_pressed=’ 0’ ，計(jì)數(shù)器停止持續(xù)輸出計(jì)數(shù)值。x 3 6 0 0除數(shù)被除數(shù)3 6 0 0 * X39。 圖 4. 11 位測(cè)量封裝元 仿真波形如下 。 SCAN_8_DOT: 實(shí)現(xiàn)動(dòng)態(tài)掃描譯碼顯示 ， VHDL 語(yǔ)言描述 附錄 。 圖 數(shù)字移相信號(hào)發(fā)生器頂層模塊 各小模塊功能如下所示： 18 JISHUZ：實(shí)現(xiàn)計(jì)數(shù)模塊功能，用基本脈沖同 時(shí)對(duì) CP1 的一個(gè)周期和 CP CP2 異或后的脈沖信號(hào)高電平時(shí)間計(jì)數(shù)， YIWEI：實(shí)現(xiàn)移位模塊功能，將計(jì)數(shù)值 X， Y 同時(shí)除二移位。 數(shù)據(jù)選擇模塊 設(shè)計(jì) 頂層如 圖 ， VHDL 語(yǔ)言描述（ XUSHU1）附錄 。 圖 乘法頂層設(shè)計(jì)圖 除法 設(shè)計(jì) 頂層圖如下 圖 ， VHDL 語(yǔ)言描述（ KCHUFA ）附錄 。39。 圖 計(jì)數(shù)模塊頂層設(shè)計(jì)圖 數(shù)據(jù)溢出處理模塊 由于乘除法占用的資源很多，可能在一片芯片內(nèi)部都不能實(shí)現(xiàn)，通過(guò)移位模塊將要進(jìn)行乘除法運(yùn)算的數(shù)據(jù) X、 Y 同時(shí) 除以 2n(n 為移位的位數(shù) )，而對(duì)相位差計(jì)算 。在整個(gè)周期相同的一閘門(mén) 時(shí)間 T 內(nèi)的計(jì)數(shù)值為 N，會(huì)產(chǎn)生177。 ,相位差計(jì)算公式的計(jì)算公式為 使相位差的分辨力達(dá)到 176。 圖 相 位測(cè)量示意圖 對(duì)兩方波信號(hào) CP CP2 信號(hào)進(jìn)行異或，得到矩形波 CP3，用高頻方波脈沖對(duì) CP1的一個(gè)周期進(jìn)行計(jì)數(shù)，設(shè)計(jì)數(shù)值為 Y，對(duì) CP3 的高電平時(shí)間進(jìn)行計(jì)數(shù)，計(jì)數(shù)數(shù)值為 X，故相位差為： 整個(gè)相位差測(cè)量模塊可分為四個(gè)小模塊，分別是計(jì)數(shù)模塊 、數(shù)據(jù)溢出處理模塊 、 運(yùn)算模塊 、 數(shù)據(jù)選擇模塊 。 圖 放大整形單元電路圖 為了使相位儀的輸入阻抗大于 100K，我們現(xiàn)在選用了具有 FET 輸入的寬帶集成緩沖器 LH0033 做輸入級(jí)，該器件的輸入電阻高達(dá) 1010Ω，輸出電阻只有 10Ω，增益近似等于 1，帶寬可達(dá) 100MHZ，用它來(lái)做輸入級(jí)是非常理想的。 為了簡(jiǎn)化設(shè)計(jì)，輸入級(jí)，放大級(jí)、整形級(jí)全部采用模擬集成電路來(lái)實(shí)現(xiàn)，共采用了三個(gè)高速模擬芯片： LH0033（緩沖器）、 MAX4016（雙運(yùn)放）、 MAX902（雙電壓比較器）來(lái)實(shí)現(xiàn)，其中 LH0033 要求用177。 電路元件參數(shù)選擇 RC 參數(shù)的選擇要求 ??RC1 ，則當(dāng)輸入信號(hào)頻率為 100Hz 時(shí) 0 0/1 ???? ?RC 取 C=, R=160KΩ 當(dāng)輸入信號(hào)頻率為 1KHz 時(shí) 電容 C 取值不變， R=16KΩ 當(dāng)輸入信號(hào)頻率為 10KHz 時(shí) 電容 C 取值不變， R= KΩ 電位器選擇：取 0 到 50KΩ的可調(diào)電位器。外圍電路主要由外部電源、時(shí)鐘產(chǎn)生電路、 鍵盤(pán)按鈕 等。 數(shù)字式移相信號(hào)發(fā)生器 本模塊的基本原理框圖如圖 。 綜上所述，我 選擇方案三，同時(shí)將所以的模塊設(shè)計(jì)均用 VHDL 文本設(shè)計(jì)方式，使得本設(shè)計(jì)具有交互性好，功能調(diào)整與修改方便的優(yōu)點(diǎn)。 方案二：純單片機(jī)方式：即有單片機(jī)為主體，輔助放大整形單元，單片機(jī)利用整形之后的兩個(gè)方波信號(hào)的邊沿作為 CPU的兩個(gè)中斷源，并測(cè)量?jī)纱沃袛嘀g的時(shí)間間隔，這種方法硬件電路少，但要求 CPU 的具有較高的時(shí)鐘頻率。主要設(shè)計(jì)內(nèi)容為： CPLD 開(kāi)發(fā)技術(shù)與 VHDL 設(shè)計(jì)編程概述；用 VHDL 完成測(cè)量相位和數(shù)字式移相信號(hào)發(fā)生器的程序設(shè)計(jì)，并完成測(cè)量芯片的 ASIC 制作；外圍 A/D、 D/A 轉(zhuǎn)換及處理的硬件設(shè)計(jì)與制作；聯(lián)機(jī)統(tǒng)調(diào)，完成所有硬件調(diào)試，做成實(shí)際系統(tǒng)。 使用 MAX+plusⅡ ，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，而只需要用自己熟悉的設(shè)計(jì)輸入工具建立設(shè)計(jì)， MAX+plusⅡ 會(huì)自動(dòng)把這些設(shè)計(jì)轉(zhuǎn)換成最終結(jié)構(gòu)所需的格式。 ⑸編程下載 把適配后生成的下載或者配置文件，通過(guò)編程器或編 程電纜向 FPGA或 CPLD下載，以便進(jìn)行硬件調(diào)試和驗(yàn)證。 就是接近真實(shí)期間運(yùn)行特性的仿真，仿真文件中包含了器件硬件特性參數(shù)，因而，仿真精度高。 ⑶ 適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)支文件配制于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。 ②硬件描述語(yǔ)言文本輸入 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致，就是將使用了某種硬件描述語(yǔ)言（ HDL）的電路設(shè)計(jì)文本，如 VHDL 的源程序進(jìn)行編輯輸入。如下圖 13： 圖 13 PLD按集成度分類 基于 FPGA 的 EDA 開(kāi)發(fā)流程及 MAX+plusⅡ系統(tǒng) 基于 FPGA 的 EDA開(kāi)發(fā)流程 (1)設(shè)計(jì)輸入 將電路系統(tǒng)以一定的表達(dá) 方式輸入計(jì)算機(jī)，是在 EDA 軟件平臺(tái)上對(duì) FPGA/CPLD開(kāi)發(fā)的最初步驟，使用 EDA 工具的設(shè)計(jì)輸入可分為兩種類型。人們發(fā)現(xiàn)任何組合邏輯電路都可以用與門(mén) 或門(mén)二級(jí)電路實(shí)現(xiàn)。 可編程邏輯器件 可編程邏輯器件 PLD 是 20 世紀(jì)