【正文】 出的商即為模 M。 圖 連接電路圖 封裝元件如下圖 。 圖 地址生成器頂層設(shè)計圖 BCD 碼轉(zhuǎn)換成 10 位二進制碼電路圖如下 圖 。因為在波形數(shù)據(jù)表里只有波形的一半數(shù)據(jù)，所 以在地址計數(shù)到 180 后地址是通過 ADD=360COUNT 來對波形表尋址。 圖 波形存儲頂層設(shè)計圖 余弦函數(shù) 設(shè)計 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。當輸入選擇地址不同時輸出相應(yīng)地址的 8 位波形數(shù)據(jù)值，提供給 A/D 轉(zhuǎn)換。 DM162 液晶顯示模塊可以和單片機 AT89C51 直接接口，電路如圖 所示。 圖 鍵盤掃描頂層設(shè)計圖 鍵盤控制 設(shè)計 頂層電路如圖 ， VHDL 語言描述（ JIAN_CTRL）附錄 。 鍵盤控制模塊 該模塊有鍵盤掃描、數(shù)據(jù)流控制等部分。C P 1 XO R C P 2C L KC P 2X 39。 圖 4. 10 輸入信號的流程圖 封裝元件如下圖 4. 11。 XUSHI：對 CP CP2 進行超前還是 |滯后判斷，并數(shù)據(jù)選擇輸出。 圖 轉(zhuǎn)換電路封裝元件 整個 相位測量 模塊頂層 設(shè)計 如 圖 。）范圍內(nèi)，具體處理過程如下： 先判斷 CP1， CP2 的滯后超前，以 CP1 為準， CP2 為滯后，則輸出為 ‘?? =3600Δφ， CP2 為滯后，則輸出為 ‘?? = ?? 再顯示，加上小數(shù)點，便可在顯示管上顯示相位差大小 ，輸出 12 位二進制經(jīng)譯碼形成 BCD 碼。 乘法 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ TYCHENFA ）附錄 。 圖 移位模塊頂層設(shè)計圖 運算模塊 這一模塊實現(xiàn)相位差轉(zhuǎn)化的計算表達式 %100360220%100N1 0 ????? fk hze???????00 6 0*39。 計數(shù) 設(shè)計 頂層圖 如下圖 ， VHDL 語言描述 （ JISHU2）見附錄 。為了更加精確的測量出相位差，本設(shè)C P 1C P 2C P 3πππ2π2π2πwtwtwtVVV3π 4π3π 4π3π 4π000???? yx???? ba15 計取 x 的位數(shù)為 14 位，在滿足課題要求頻率范圍（ 20HZ~20KHZ）內(nèi) x 的變化范圍為4096~8191； y 的位數(shù)為 15 位，故滿足課題要求頻率范圍（ 20～ 20KHz）內(nèi) y 的變化范圍為（ 8192～ 16383）。 ）分辨率為 176。 10010010082470100M470 500R F 2500R F 15000R F 3 400D1D2 F F F F F F F F F F F F F F F F F F+ 5V+ 5V+ 5V+ 10V 5V 10V 5V 5VA1A2A3A4L H 0 0 3 3M A X 4 0 1 6M A X 4 0 1 6M A X 9 0 2R P 1 200+ 5V+++++16791012445678123145238TTL 輸出 A1+ ++++++數(shù)字地數(shù)字電源5107調(diào)零G 3 = 4..被測信號 A....2 D K 1 7 Aaab數(shù)字地. ...14 第 4 章 軟件設(shè)計 相位測量系統(tǒng) 將兩列相隔一定相位差的同頻率正弦波信號過零比較為方波 CP CP2，示意圖如下圖 。 ? ? ? ?siSA VKU 3? ???????? ??8783 RR RK2111 a rc t a n1a rc t a n ??? ??????????? ??? dwdwkk13 該單元電路圖如圖 。 放大整形單元 該單元作為相位測量儀的輸入通道，其主要功能是提高儀器的輸入電阻和降低共模干擾，并提供邊沿穩(wěn)定的矩形脈沖，為測量儀器進行數(shù)字化測量做準備。 只要電路元器件的參數(shù)選擇滿足條件 ??RC1 時，通過調(diào)節(jié)電位器 RW 就可以使得輸出 A 與 B 之間的相位差在 ??45 到 ??45 范圍內(nèi)變化， 以滿足題目要求。 系統(tǒng)設(shè)計總圖 圖 系統(tǒng)設(shè)計總圖 如圖 所示 ， 整個系統(tǒng)是由芯片系統(tǒng)和外圍電路兩部份構(gòu)成 ,其中芯片我們選用144 個引腳 30 萬門電路的 EPF10K30ETC1441 主要設(shè)計芯片和 AT89C51 單片機芯片。 移相網(wǎng)絡(luò) 模擬移相， 由 R， C 組成移相網(wǎng)絡(luò)進行移相 ，運用運放隔離后用電位器合成， 只需合理選取 R、 C 參數(shù)，使其滿足 ??RC1 ，便可通過 電位器調(diào)節(jié)實現(xiàn)中時移相和幅值的變化要求，可以得到 90? 到 +90? 任意相位角度。這種方法系統(tǒng)結(jié)構(gòu)緊湊，可以完成復(fù)雜的測量與控制，操作方便，可以在很高的頻率下工作，完全滿足本題的要求 。該方案的硬件較復(fù)雜，實現(xiàn)有困難。該系統(tǒng)包括相位測量儀、數(shù)字式移相信號發(fā)生器和移相網(wǎng)絡(luò)三部分。 MAX+plusⅡ 軟件提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計環(huán)境，使設(shè)計者能方便地進行設(shè)計輸入 、 快速處理和器件編程。不經(jīng)歷綜合與適配階段，在項目設(shè)計編輯編譯后即可進入門級仿真器件進行模擬測試。 ⑷ 時序仿真和功能仿真 ① 時序仿真。 整個綜合過程就是將設(shè)計者在 EDA 平臺上編輯輸入的 HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。其缺點主要是由于圖形設(shè)計方式并沒有得到標準化，不同的 EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形的文件兼容性較差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴大，原理圖輸入描述方式必然引起一系列難以克服的困難，如電路功能原理的易讀性下降，錯誤排查困難，整體調(diào)整和 結(jié)構(gòu)升級困難。 其原理結(jié)構(gòu)圖如圖 12 所示： 圖 12 基于 PLD器件的原理結(jié)構(gòu)圖 5 可編程器件的分類 可編程邏輯器件種類很多，較常見的分類是按照集成度來區(qū)分的 PLD 器件，具體區(qū)分時，一般以 GAL22V10 作為比較，集成度大于 GAL22V10 稱為復(fù)雜 PLD，反之歸類為簡單 PLD。由基本門構(gòu)成的兩類數(shù)字電路，一類是組合電路，在邏輯上輸出總是當前輸入狀態(tài)的函數(shù)；另一類是時序電路，其輸出是當前系統(tǒng)狀態(tài)與當前輸入狀態(tài)的函數(shù)，它含有存儲元件。 4 基于 VHDL 的設(shè)計方法 圖 11 給出了自頂向下的設(shè)計流程的框圖說明，它包括以下設(shè)計階段： 圖 11 自頂向下的設(shè)計流程 與其他的硬件描述語言相比， VHDL 具有較強的行為仿真級與綜合級的建模功能，這種能遠離具體硬件，基于行為描述方式的硬件描述語言恰好滿足典型的自頂向下的設(shè)計方法，因而能順應(yīng) EDA 技術(shù)發(fā)展的趨勢，解決現(xiàn)代電子設(shè)計應(yīng)用中出現(xiàn)的各類問題。正因為 VHDL 的硬件描述與具體的工藝和硬件結(jié)構(gòu)無關(guān)， VHDL 設(shè)計程序的硬件實現(xiàn)目標器件有廣闊的選擇范圍。 VHDL 最顯著特點是： (1)與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。系統(tǒng)級芯片不僅集成 RAM 和微處理器，也集成 FPGA。 (4)高性能的 EDA 工具得到長足的發(fā)展，其自動化和智能化程度不斷提高，為嵌入式系統(tǒng)設(shè)計提供了功能強大的開發(fā)環(huán)境。 (2)由于工藝線寬的不斷縮小，在半導(dǎo)體材料上的許多寄生效應(yīng)已不能簡單被忽略。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工 具將高層次描述 轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。然而，電路級設(shè)計本質(zhì)上是基于門級描述的單層次設(shè)計，設(shè)計的所有工作（包括設(shè)計忙人、仿真和分析、設(shè)計修改等）都是在基本邏輯門這一層次上進行的，顯然這種設(shè)計方法不能適應(yīng)新的形勢，一種高層次的電子設(shè)計方法，也即系統(tǒng)級設(shè)計方法，應(yīng)運而生。在制作 PCB 板之前還可以進行 PCB 后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼2 容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標回電路圖，進行第二次仿真，也稱為后仿真。接著進行第一次仿真，其中包括數(shù)字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析。它融合多學(xué)科與一體，又滲透于各學(xué)科之中，打破了軟件和硬件間的壁壘，使計算機的軟件技術(shù)和硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。另一方面來看，在現(xiàn)代高新電子產(chǎn)品的設(shè)計和生產(chǎn)中，微電子技術(shù)和現(xiàn)代電子設(shè)計技術(shù)是相互促進、相互推動又相互制約的兩個技術(shù)環(huán)節(jié)。 本次設(shè)計在 EDA 軟件開發(fā)平臺 MAX+PLUSⅡ上利用硬件描述語言 VHDL 進行設(shè)計編程。該系統(tǒng)利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進行設(shè)計開發(fā)，系統(tǒng)由相位測量儀、數(shù)字式移相信號發(fā)生器和移相網(wǎng)絡(luò)三個模塊構(gòu)成， 整個裝置具有原理簡單，測量精度高 ,測量結(jié)果顯示直觀的特點。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 EDA 技術(shù)已不是某一學(xué)科的分支或某種新的技能技術(shù)，它應(yīng)該是一門綜合性學(xué)科。 ⑴ 電路級設(shè)計 ： 電子工程師接受系統(tǒng)設(shè)計任務(wù)后，首先確定設(shè)計方案，并選擇能實現(xiàn)該方案的合適元器件，然后根據(jù)具體的元器件設(shè)計電路原理圖。 仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進行 PCB 板的自動布局布線。 ⑵ 系統(tǒng)級設(shè)計 ： 進人 90 年代以來 ，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。這一發(fā)展趨勢表現(xiàn)在如下幾個方面： (1)超大規(guī)模集成電路的集成度和工藝水平不斷提高，深亞微米工藝，如 m、90nm已經(jīng)走向成熟，在一個芯片上完成系統(tǒng)級的集成已成為可能。 (3)電子系統(tǒng)的成本、減少系統(tǒng)的體積、設(shè)計速 度也成為一個產(chǎn)品能否成功的關(guān)鍵因素，促使 EDA 工具和 IP 核應(yīng)用更為廣泛?，F(xiàn)在，傳統(tǒng) ASIC 和 FPGA 之間的界限正變的模糊。從此， VHDL 成為硬件描述語言的業(yè)界標準之一。 (3)VHDL 對設(shè)計的描述具有相對的獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必關(guān)心最終的目標器 件是什么而進行獨立的設(shè)計。用 VHDL 進行電子系統(tǒng)設(shè)計的一個很大的優(yōu)勢是設(shè)計者可以專心致力于其功能的實現(xiàn)，而不需要對不影響功能的 與工藝有關(guān)的因素花費過多的時間和精力。 可編程邏輯器件的原理結(jié)構(gòu)框圖 不論是簡單的還是復(fù)雜的數(shù)字電路系統(tǒng)都是由基本門來構(gòu)成的，如與門、或門、非門、傳輸門等。由此，人們提出了 一種可編程電路結(jié)構(gòu)，即乘積項邏輯可編程結(jié)構(gòu) 。圖形輸入中常用的是原理圖輸入方法。 當輸入的 HDL 文件在 EDA 工具中檢測無誤后，首先面臨的是邏輯綜合，因此要求HDL 源文件中的 語句都是可綜合的。適配完成后可以利用適配產(chǎn)生的仿真文件 作確的時序仿真，同時產(chǎn)生可用于編程的文件。 是直接對 VHDL、原理圖描述或其他描述形式的邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足原設(shè)計的要求，仿真過程不涉及任何具體器件的硬件特性。 MAX+plusⅡ 系統(tǒng) MAX+plusⅡ 是 Altera 公司提供的 FPGA/CPLD 開發(fā)集成環(huán)境， MAX+plusⅡ 界面友7 好，使用便捷，被譽為業(yè)界最易用易學(xué)的 EDA 軟件。 8 第 2 章 課題要求與系統(tǒng)設(shè)計方案 課題要求 利用可編程邏輯器件為主系統(tǒng)芯片，用 VHDL 對其進行設(shè)計開發(fā)，設(shè)計并制作一個低頻相位測量系統(tǒng)。 方案一： 模擬測量方法：用過零比較器將輸入和輸出的正弦波整形為方波，送鑒相器鑒相，鑒相電路由異或門和低通濾波器組成，異或門的輸出為脈沖方波，其占空比與兩個信號的相位的相位差成正比，經(jīng)過低通濾波器，即可將占空比轉(zhuǎn)換成直流電壓， 再經(jīng) A/D 后，由 CPU讀取相位差值。 方案三：以 FPGA/CPLD 為主的方式：即用 FPGA 完成鑒相、計數(shù)、數(shù)據(jù)處理、顯示等功能數(shù)據(jù)。 相位測量儀 相位測量儀主要由放大整形和數(shù)字化測量兩大部分構(gòu)成，其框圖 如下： 9 圖 框圖 其中，放大整形電路的主要任務(wù)是將兩路同頻率信號進行放大整形為方波信號，送入測量儀去測量它們的之間的相位差，測量部分通過相位比較獲得一個與 A、 B 兩列信號相位差成正比的矩形脈沖并送入計 數(shù)器計數(shù)，其計數(shù)值大小便反映了相位差，將其處理后以數(shù)字量的形式準確地顯示出來。 本設(shè)計的硬件電路主要包括 FPGA 主芯片兩片，分 別完成數(shù)字化相位測量和數(shù)字式移相信號發(fā)生器兩個主要功能單元，其 設(shè)計方法均采用 VHDL編程，我們采用的是 Altera放大通道放大整形相位差