【正文】 兩列的相位差。 這次畢業(yè)設(shè)計是在郭 XX老師的指導(dǎo)下完成的，課題中用 FPGA 作為主芯片實現(xiàn)了任意波形的相位測量。 signal count: integer range 0 to 202100。139。 mm=mm+1。event and cpp=39。 end if。 count=count+1。 entity yiwei is port(count_1: in std_logic_vector(21 downto 0)。139。139。 bchenshu: in std_logic_vector(b_bcs1 downto 0)。bchenshu。 end if。 signal div_cshu: std_logic_vector(bit_c downto 0)。139。 else count=count+1。 xuanshu:out std_logic_vector(11 downto 0))。event and clk=39。)then cc:=div_cshu。 chushu: in std_logic_vector(bit_c1 downto 0)。139。)then cc:=(others=39。 entity tychenfa is generic (b_bcs:integer:=14。139。139。 YIWEI 移位模塊 library ieee。139。039。 end if。139。異或 process(cp1) 滯后 超前判斷 begin if(cp139。 end jishu2。開始我選擇第一種但是到了最后發(fā)現(xiàn)在占空比運算顯示模塊 FPGA 的編寫程序好煩瑣，其中在數(shù)據(jù)運算中的乘法模塊里， FPGA 程序中的乘法符號右邊必須是 2 的 N 次方，但是我要算相位數(shù)值必須乘以 360，相比單片機程序來說，單片機能更好 方便 實現(xiàn)這個功能。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。選擇 MAX＋ PLUSⅡ→ Programmer 項，如果是初次下載，還沒有設(shè)置過下載硬件，則彈出 Hardware Setup 窗口，在其下拉菜單中選擇 “ Byte Blaster（ MV） ” 編程方式。在此，編程下載就是將自己完成的邏輯設(shè)計燒錄到具體的器件中去。 27 圖 頻率測量電路 設(shè)計模塊 各小模塊功能如下： FENPING：將基準(zhǔn)頻率進行 分頻。 SCAN_8_DOT: 帶有小數(shù)點的顯示掃描模塊 。 22 圖 BCD 碼轉(zhuǎn)換成 10 位二進制碼電路圖 封裝元件如圖 。 圖 顯示控制電路圖 帶有小數(shù)點的顯示掃描模塊 如圖 ， VHDL 語言描述（ SCAN4_8_DOT）附錄 。 圖 4. 11 位測量封裝元 仿真波形如下 。 圖 乘法頂層設(shè)計圖 除法 設(shè)計 頂層圖如下 圖 ， VHDL 語言描述（ KCHUFA ）附錄 。 ,相位差計算公式的計算公式為 使相位差的分辨力達(dá)到 176。 電路元件參數(shù)選擇 RC 參數(shù)的選擇要求 ??RC1 ，則當(dāng)輸入信號頻率為 100Hz 時 0 0/1 ???? ?RC 取 C=, R=160KΩ 當(dāng)輸入信號頻率為 1KHz 時 電容 C 取值不變， R=16KΩ 當(dāng)輸入信號頻率為 10KHz 時 電容 C 取值不變， R= KΩ 電位器選擇：取 0 到 50KΩ的可調(diào)電位器。 方案二：純單片機方式：即有單片機為主體，輔助放大整形單元，單片機利用整形之后的兩個方波信號的邊沿作為 CPU的兩個中斷源，并測量兩次中斷之間的時間間隔，這種方法硬件電路少，但要求 CPU 的具有較高的時鐘頻率。 就是接近真實期間運行特性的仿真，仿真文件中包含了器件硬件特性參數(shù)，因而，仿真精度高。人們發(fā)現(xiàn)任何組合邏輯電路都可以用與門 或門二級電路實現(xiàn)。這個 EDA 和 IC 設(shè)計工業(yè)都朝這個方向發(fā)展，這并非是 FPGA 與 ASIC 制造商競爭的產(chǎn)物，對于用戶來說，意味著有了更多的選擇。 高層次設(shè)計是一種 “ 概念驅(qū)動式 ” 設(shè)計，設(shè)計人員無須通過門級原理圖描述電路，而是針對設(shè)計目標(biāo)進行功能描述。前者代表了物理層在廣度和深度上硬件電路實現(xiàn)的發(fā)展，后者則反映了現(xiàn)代先進的電子理論、 電子技術(shù)、仿真技術(shù)、設(shè)計工藝和設(shè)計技術(shù)與最新的計算機軟件技術(shù)有機的融合和升華。因此，嚴(yán)格地說， EDA 技術(shù)應(yīng)該是這兩者的結(jié)合，是這兩個技術(shù)領(lǐng)域共同孕育的奇葩。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，一且這些概念構(gòu)思 以高層次描述的形式輸人計算機， EDA 系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設(shè)計。 硬件描述語言 VHDL VHDL 語言的產(chǎn)生及特點 VHDL 的英文全名是 VHSIC（ Very High Speed Integrated CiruitHardwre Description Language） ,于 1983 年由美國國防部（ DOD）發(fā)起創(chuàng)建，由 IEEE（ The Institue of Electrical and Electronics Engineers） 進一步發(fā)展，并在 1987 年作為“ IEEE 標(biāo)準(zhǔn) 1076”發(fā)布。同樣任何時序電路都可組合電路加上存儲元件構(gòu)成。但時序仿真文件必須來自針對具體器件的綜合器與適配器 ② 功能仿真。用通常的單片機難以完全滿足本題的精度要求。 R4， R5 的選擇：當(dāng) ??RC1 時 ， C 點電位相對移相輸入電壓的衰減最大， 所以選同相放大器的放大倍數(shù)為 2，則 R4=R5，選 R4=R5=10 KΩ 運算放大器選擇：這里選擇 LM741 芯片。則 a 至少要滿足遞增為一時對應(yīng)的相位差遞增為 176。 圖 除法頂層設(shè)計圖 數(shù)據(jù)選擇模塊 運算出來的結(jié)果為相位差范圍為（ 0~180176。 圖 頂層模塊仿真波形 計數(shù) X計數(shù) Y移位 X39。 圖 顯示掃描頂層設(shè)計圖 波形存儲模塊 該模塊以存儲器的方式中存儲了正弦波形半個周期的 180 個數(shù)據(jù)點，一個周期后讀取的數(shù)據(jù)就為 360 個點。 圖 電路圖封裝元件 輸出選擇 設(shè)計 頂層圖如圖 ， VHDL 語言描述（ cosin_180）附錄 。 COS_ZUHE: 對波形存儲器存儲的每一個數(shù)據(jù)都賦一個地址，每個數(shù)據(jù)都對應(yīng)一個固定地址，在讀取某一數(shù)據(jù)時，可通過它的地址對它尋址讀取。 VHDL 語言描述（ FENPING）附錄 。 在硬件方面，本課題選用了 ALTERA 公司開發(fā)的 ACEX1K 的芯片。此編程方 式對應(yīng)計算機的并口下載方式， “ MV” 是混合電壓的意思，主要指對 Altera 的各類芯核電壓（ 5V、 ）的 CPLD 或 FPGA 都能由此下載。 掉電保護方案 由于所選用的 EP1K50 芯片內(nèi)部為 SRAM 結(jié)構(gòu)，芯片下載生成硬件后掉電數(shù)據(jù)即丟失，為此我們在 EDA 下載板上配置了 ALTERA 公司提供的專用 EEPROM 芯片 EPC2單元，設(shè)計文件編譯成功后直接對 EPC2 進行燒錄，上電后 EP1K50 芯片調(diào)用 EPC2 的數(shù)據(jù)生成硬件，實現(xiàn)了掉電保護。 這次的畢業(yè)設(shè)計是自己最后一次交的作業(yè)，作為學(xué) 生，我知道自己做的不夠好，同時也是給自己一個深刻的教訓(xùn)，在進入社會工作崗位后 我會 記住這個教訓(xùn) ，不讓同一個錯誤再次發(fā)生 。 architecture pengshu of jishu2 is signal cp:std_logic。event and cp1=39。 mm=0。 end if。 amp。 count=0。 use 。) then 移六位 t_1(14 downto 0)=count_1(20 downto 6)。) then 移兩位 t_1(14 downto 0)=count_1(16 downto 2)。b_cs:integer:=12。039。 then result:=aa+result。 shuchu: OUT std_logic_vector(bit_bc1 downto 0))。 for i in bit_bc1 downto 0 loop sub(bit_c downto 1):=sub(bit_c1 downto 0)。139。 45 end xushu1。 count=x00。 if(sub=cc)then shang(i)=39。 architecture a of kchufa is signal div,shang: std_logic_vector(bit_bc1 downto 0)。 end loop。中間變量付 0 aa:=ccamp。 port(clk:in std_logic。 elsif(count_1(15)=39。 41 elsif(count_1(19)=39。 use 。039。 end if。 process(cpp)以 CP1 為閘門時間計數(shù)值鎖存 begin 39 if(cpp39。039。) then if(cp2=39。 signal mm: integer range 0 to 200。在這次的課程設(shè)計中我設(shè)計完成了基于 FPGA 的數(shù)字式測相儀的設(shè)計與制作。~45186。編程完畢后，可以按定義的輸入輸出驗證電路了 。所以本課題前面介紹了硬件描 述語言的設(shè)計、仿真和綜合等技術(shù)，下面將介紹下載及外圍硬件電路的設(shè)計。 VHDL 語言描述 JISHU1）附錄。 YOUHUA_XIANSHI: 當(dāng)高位為零，那么就不顯示，“ C” 為不顯示標(biāo)志。 圖 連接電路圖 封裝元件如下圖 。當(dāng)輸入選擇地址不同時輸出相應(yīng)地址的 8 位波形數(shù)據(jù)值，提供給 A/D 轉(zhuǎn)換。C P 1 XO R C P 2C L KC P 2X 39。）范圍內(nèi)，具體處理過程如下： 先判斷 CP1， CP2 的滯后超前，以 CP1 為準(zhǔn)， CP2 為滯后，則輸出為 ‘?? =3600Δφ， CP2 為滯后，則輸出為 ‘?? = ?? 再顯示，加上小數(shù)點，便可在顯示管上顯示相位差大小 ，輸出 12 位二進制經(jīng)譯碼形成 BCD 碼。為了更加精確的測量出相位差，本設(shè)C P 1C P 2C P 3πππ2π2π2πwtwtwtVVV3π 4π3π 4π3π 4π000???? yx???? ba15 計取 x 的位數(shù)為 14 位，在滿足課題要求頻率范圍（ 20HZ~20KHZ）內(nèi) x 的變化范圍為4096~8191； y 的位數(shù)為 15 位，故滿足課題要求頻率范圍（ 20～ 20KHz）內(nèi) y 的變化范圍為（ 8192～ 16383）。 放大整形單元 該單元作為相位測量儀的輸入通道，其主要功能是提高儀器的輸入電阻和降低共模干擾，并提供邊沿穩(wěn)定的矩形脈沖，為測量儀器進行數(shù)字化測量做準(zhǔn)備。這種方法系統(tǒng)結(jié)構(gòu)緊湊，可以完成復(fù)雜的測量與控制，操作方便，可以在很高的頻率下工作，完全滿足本題的要求 。不經(jīng)歷綜合與適配階段，在項目設(shè)計編輯編譯后即可進入門級仿真器件進行模擬測試。 其原理結(jié)構(gòu)圖如圖 12 所示： 圖 12 基于 PLD器件的原理結(jié)構(gòu)圖 5 可編程器件的分類 可編程邏輯器件種類很多，較常見的分類是按照集成度來區(qū)分的 PLD 器件，具體區(qū)分時，一般以 GAL22V10 作為比較，集成度大于 GAL22V10 稱為復(fù)雜 PLD，反之歸類為簡單 PLD。 VHDL 最顯著特點是： (1)與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，決定了它成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。不僅如此，高層次設(shè)計只是定義系統(tǒng)的行為特性，可以不涉及實現(xiàn)工藝，因此還可以在廠家綜合庫的支持下，利用綜合優(yōu)化工 具將高層次描述 轉(zhuǎn)換成針對某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。它融合多學(xué)科與一體，又滲透于各學(xué)科之中，打破了軟件和硬件間的壁壘，使計算機的軟件技術(shù)和硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。 EDA 技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和 EDA 軟件來完成對系統(tǒng)硬件功能的實現(xiàn)。 ⑵ 系統(tǒng)級設(shè)計 ： 進人 90 年代以來 ，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個特點：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時限緊迫?，F(xiàn)在，傳統(tǒng) ASIC 和 FPGA 之間的界限正變的模糊。 可編程邏輯器件的原理結(jié)構(gòu)框圖 不論是簡單的還是復(fù)雜的數(shù)字電路系統(tǒng)都是由基本門來構(gòu)成的，如與門、或門、非門、傳輸門等。適配完成后可以利用適配產(chǎn)生的仿真文件 作確的時序仿真，同時產(chǎn)生可用于編程的文件。 方案一： 模擬測量方法：用過零比較器將輸入和輸出的正弦波整形為方波，送鑒相器鑒相，鑒相電路由異或門和低通濾波器組成，異或門的輸出為脈沖方波，其占空比與兩個信號的相位的相位差成正比，經(jīng)過低通濾波器，即可將占空比轉(zhuǎn)換成直