【導讀】是對兩列信號的相位差的精確測量并數(shù)字顯示測量結(jié)果。該系統(tǒng)利用可編程邏輯器件為。本次設計在EDA軟件開發(fā)平臺MAX+PLUSⅡ上利用硬件描述語言VHDL進行設計編。品性能進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快?，F(xiàn)代電子技術的核心是EDA技。結(jié)構綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。此，嚴格地說，EDA技術應該是這兩者的結(jié)合，是這兩個技術領域共同孕育的奇葩。EDA技術已不是某一學科的分支或某種新的技能技術，它應該是一門綜合性學科。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡表進行PCB板的自動布局布線。后仿真主要是檢驗PCB板在實際工作環(huán)境中的可行性。一是產(chǎn)品復雜程度提高；二是產(chǎn)品上市時限緊迫。機，EDA系統(tǒng)就能以規(guī)則驅(qū)動的方式自動完成整個設計。效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。高，單片系統(tǒng)，或稱系統(tǒng)集成芯片成為IC設計的發(fā)展方向。90nm已經(jīng)走向成熟，在一個芯片上完成系統(tǒng)級的集成已成為可能。

　　

【正文】 then if(cp2=39。139。) then flag=39。039。 else flag=39。139。 end if。 end if。 end process。 process(clk) 動態(tài)掃描脈沖信號 begin if(clk39。event and clk=39。139。)then if(mm=200)then cp_4=39。139。 mm=0。 else cp_4=39。039。 mm=mm+1。 end if。 end if。 end process。 process(clk)以 CP1 為閘門時間計數(shù) begin if(clk39。event and clk=39。139。) then if(cpp=39。139。) then count_1=count_1+1。 else count_1=00 amp。 x00000。 end if。 end if。 end process。 process(cpp)以 CP1 為閘門時間計數(shù)值鎖存 begin 39 if(cpp39。event and cpp=39。039。) then count1=count_1。 end if。 end process。 process(cp,clk)以 CP1 和 CP2 異或信號信號高電平時間為閘門時間計數(shù) begin if(clk39。event and clk=39。139。) then if(cp=39。139。) then count_2=count_2+1。 else count_2=39。039。 amp。 x00000。 end if。 end if。 end process。 process(cp)以 CP1 和 CP2 異或信號信號高電平時間為閘門 時間計數(shù)值鎖存 begin if(cp39。event and cp=39。039。) then count2=count_2。 end if。 end process。 process(cp_4)設定一秒為顯示頻率 begin if( cp_439。event and cp_4=39。139。)then if(count=202100)then cp_fen1=39。139。 count=0。 else cp_fen1=39。039。 count=count+1。 end if。 end if。 end process。 process(cpp) 兩計數(shù)值同時鎖存 begin 40 if cpp=39。139。 and cpp39。event then count11=count1。 count21=COUNT2。 END IF。 END PROCESS。 end pengshu。 YIWEI 移位模塊 library ieee。 use 。 use 。 use 。 entity yiwei is port(count_1: in std_logic_vector(21 downto 0)。 count: in std_logic_vector(20 downto 0)。 constance:out integer range 0 to 3601。 t_1:out std_logic_vector(14 downto 0)。 t:out std_logic_vector(13 downto 0))。 end yiwei。 architecture pengshu of yiwei is begin constance=3600。 process 判斷移位 位數(shù) begin if(count_1(21)=39。139。) then 移七位 t_1(14 downto 0)=count_1(21 downto 7)。 t(13 downto 0)=count(20 downto 7)。 elsif(count_1(20)=39。139。) then 移六位 t_1(14 downto 0)=count_1(20 downto 6)。 t(13 downto 0)=count(19 downto 6)。 41 elsif(count_1(19)=39。139。) then 移五位 t_1(14 downto 0)=count_1(19 downto 5)。 t(13 downto 0)=count(18 downto 5)。 elsif(count_1(18)=39。139。) then 移四位 t_1(14 downto 0)=count_1(18 downto 4)。 t(13 downto 0)=count(17 downto 4)。 elsif(count_1(17)=39。139。) then 移三位 t_1(14 downto 0)=count_1(17 downto 3)。 t(13 downto 0)=count(16 downto 3)。 elsif(count_1(16)=39。139。) then 移兩位 t_1(14 downto 0)=count_1(16 downto 2)。 t(13 downto 0)=count(15 downto 2)。 elsif(count_1(15)=39。139。) then 移一位 t_1(14 downto 0)=count_1(15 downto 1)。 t(13 downto 0)=count(14 downto 1)。 else t_1(14 downto 0)=count_1(14 downto 0)。 不移位 t(13 downto 0)=count(13 downto 0)。 end if。 end process。 end pengshu。 TYCHENFA 乘法模塊 library ieee。 use 。 use 。 use 。 entity tychenfa is generic (b_bcs:integer:=14。b_cs:integer:=12。b_ji:integer:=26)。 port(clk:in std_logic。 bchenshu: in std_logic_vector(b_bcs1 downto 0)。b_bcs1 被乘數(shù)的長度 42 chenshu: in std_logic_vector(b_cs1 downto 0)。b_cs1 乘數(shù)的長度 shuchu:out std_logic_vector(b_ji1 downto 0))。b_ji 乘積的長度 end tychenfa。 architecture a of tychenfa is begin process(clk) variable result,aa: std_logic_vector(b_bcs+b_cs1 downto 0)。b_bcs+b_cs1 bcs39。length+cs39。length112,8, variable cc:std_logic_vector(b_cs1 downto 0)。b_bcs1 constant xx: integer :=b_cs+b_bcs。 begin if(clk39。event and clk=39。139。)then cc:=(others=39。039。)。中間變量付 0 aa:=ccamp。bchenshu。商的中間變量 if chenshu(0)=39。139。 then判斷乘數(shù) 0 位是否為 1 result:=aa。若為 1 則把 aa 付給它 else result:=(others=39。039。)。 end if。 for i in 1 to b_cs1 loopb_cs1 aa(xx1 downto 1):=aa(xx2 downto 0)。 aa(0):=39。039。 if chenshu(i)=39。139。 then result:=aa+result。累加 end if。 end loop。 end if。 shuchu=result。將乘積輸出 end process。 end a。 43 KCHUFA 除法模塊 library ieee。 use 。 use 。 use 。 entity kchufa is generic( bit_bc: integer:=26。 bit_c: integer:=15)。 port(clk: in std_logic。 bchus: in std_logic_vector(bit_bc1 downto 0)。 chushu: in std_logic_vector(bit_c1 downto 0)。 shuchu: OUT std_logic_vector(bit_bc1 downto 0))。 end kchufa。 architecture a of kchufa is signal div,shang: std_logic_vector(bit_bc1 downto 0)。 signal div_cshu: std_logic_vector(bit_c downto 0)。 signal count: std_logic_vector(7 downto 0)。 begin div_cshu=39。039。amp。chushu。 div=bchus。 process(clk) variable cc: std_logic_vector(bit_c downto 0)。 variable sub: std_logic_vector(bit_c downto 0)。 begin if(clk39。event and clk=39。139。)then cc:=div_cshu。 for i in bit_bc1 downto 0 loop sub(bit_c downto 1):=sub(bit_c1 downto 0)。 sub(0):=div(i)。 if(sub=cc)then shang(i)=39。139。 sub:=subcc。 44 else shang(i)=39。039。 end if。 end loop。 end if。 sub:=(others=39。039。)。 end process。 process(clk) begin if(clk39。event and clk=39。139。)then if(count=x01)then shuchu=shang。 count=x00。 else count=count+1。 end if。 end if。 end process。 end a。 XUSHU1 數(shù)據(jù)選擇顯示模塊 library ieee。 use 。 use 。 use 。 entity xushu1 is port(flag:in std_logic。 cp_1:in std_logic。 shang:in std_logic_vector(11 downto 0)。 xuanshu:out std_logic_vector(11 downto 0))。 45 end xushu1。 architecture pengshu of xushu1 is begin