【正文】 neⅡ系列，EP2C為系列標(biāo)識(shí)，屬于CycloneⅡ，8是器件型號(hào)，Q代表封裝為PQFP，208是引腳數(shù)，C代表應(yīng)用級(jí)別為商品級(jí)，8代表速度等級(jí)，N代表符合無(wú)鉛標(biāo)準(zhǔn)。該型號(hào)FPGA有138個(gè)I/O口，～，工作溫度為0℃ ～ 85℃。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門(mén)陣列（如PAL，GAL及CPLD器件）相比，F(xiàn)PGA具有不同的結(jié)構(gòu)，F(xiàn)PGA利用小型查找表（161RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè)D觸發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng)I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到I/O模塊。FPGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/O間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程.主控電路如圖所示： 主控芯片F(xiàn)PGA管腳圖主控芯片的外接電路如圖所示： 主控芯片的外接電路 外接電路的作用是：起擴(kuò)展作用，使得FPGA可以與更多外界模塊連接，擴(kuò)充FPGA的功能，達(dá)到想要的目的。 系統(tǒng)時(shí)鐘產(chǎn)生模塊對(duì)于數(shù)字電路來(lái)說(shuō)，設(shè)計(jì)不良的時(shí)鐘在極限溫度、電壓、或者制造工藝存在偏差的 情況下將導(dǎo)致系統(tǒng)的錯(cuò)誤行為，所以可靠的時(shí)鐘設(shè)計(jì)非常的關(guān)鍵。在 FPGA中通常采用四種時(shí)鐘：全局時(shí)鐘、門(mén)控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)時(shí)鐘。而對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘(或同步時(shí)鐘)是最簡(jiǎn)單和可預(yù)測(cè)的時(shí)鐘。在 FPGA 的設(shè)計(jì)中最好的時(shí)鐘方案是由專門(mén)的全局時(shí)鐘輸入引腳驅(qū)動(dòng)單個(gè)主時(shí)鐘去控制設(shè)計(jì)中的每一個(gè)觸發(fā)器。FPGA芯片一般都具有專門(mén)的全局時(shí)鐘引腳，在設(shè)計(jì)中采用全局時(shí)鐘，因?yàn)槿謺r(shí)鐘能夠提供器件中最短的時(shí)鐘到輸出的延遲。Altera公司生產(chǎn)的 CycloneII系列芯片EP2C8Q208C8N是一款高性能的 FPGA 芯片， 它提供了強(qiáng)大的時(shí)鐘管理，每個(gè)器件有鎖相環(huán) PLL，具有 PLL 重配置、擴(kuò)頻時(shí)鐘、可變相移和延遲偏移等功能，滿足片內(nèi)和片外的時(shí)鐘管理。芯片提供的 PLL可以保證芯片內(nèi)時(shí)鐘信號(hào)的零延遲和低的時(shí)鐘歪斜(CLOCKSkew)，同時(shí)可以方便的實(shí)現(xiàn)對(duì)時(shí)鐘信號(hào)的常用控制，如移相、倍頻、分頻等。、。 電源模塊 鎖相環(huán)測(cè)量模塊實(shí)際就是個(gè)計(jì)數(shù)器，在start和stop的控制下，開(kāi)始和結(jié)束計(jì)數(shù)，并將輸出結(jié)果傳送至數(shù)據(jù)處理單元。但是在實(shí)現(xiàn)上，數(shù)字電路對(duì)數(shù)據(jù)和時(shí)鐘的關(guān)系有一定的要求，也就是建立時(shí)間(Setup time)和保持時(shí)間(Hold time)必須得到滿足，否則輸出狀態(tài)就不穩(wěn)定，結(jié)果就不可預(yù)計(jì)。建立時(shí)間是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)之前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)就不能在上升沿到來(lái)時(shí)打入觸發(fā)器。保持時(shí)間是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)之后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。圖 建立時(shí)間和保持時(shí)間示意圖電路的設(shè)計(jì)難點(diǎn)在時(shí)序分析，而時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立和保持時(shí)間的要求。通常不穩(wěn)定狀態(tài)在高速的情況下更容易發(fā)生，何況采樣時(shí)鐘高達(dá)200MHz，而通常一個(gè)時(shí)鐘周期只有5ns。常用的方法是用兩個(gè)觸發(fā)器來(lái)消除不穩(wěn)定狀態(tài)， 但是此方法常常被用于在跨時(shí)鐘域傳輸?shù)男盘?hào)，然而在設(shè)計(jì)中，采用同步的辦法來(lái)試圖消除不穩(wěn)定狀態(tài)不是很有效。這種消除不穩(wěn)定狀態(tài)的方法對(duì)粗計(jì)數(shù)器的開(kāi)始工作可能提前或延遲了一個(gè)周期，導(dǎo)致計(jì)數(shù)錯(cuò)誤。在數(shù)據(jù)粗計(jì)數(shù)設(shè)計(jì)時(shí)遇到的另一個(gè)問(wèn)題就是擴(kuò)展位數(shù)。大的計(jì)數(shù)器實(shí)現(xiàn)起來(lái)，其實(shí)只不過(guò)是位數(shù)增加一些而己。但是太多的位數(shù)也會(huì)導(dǎo)致新的問(wèn)題。會(huì)給后面數(shù)據(jù)處理帶 來(lái)負(fù)擔(dān)。為了擺脫這種限制，希望找到辦法能夠擴(kuò)展位數(shù)。于是選擇了雙計(jì)數(shù)器的辦法，也 就是用一個(gè)小的計(jì)數(shù)器來(lái)驅(qū)動(dòng)一個(gè)大的計(jì)數(shù)器，大計(jì)數(shù)器依靠小計(jì)數(shù)器的進(jìn)位信號(hào)作使能端，進(jìn)行計(jì)數(shù)。也就是通過(guò)這種方法把很大的計(jì)數(shù)單元分解，然后把計(jì)數(shù)值再送數(shù)據(jù)處理單元處理，： 延遲檢測(cè)單元 測(cè)量計(jì)數(shù)單元 數(shù)據(jù)處理模塊假設(shè)計(jì)數(shù)測(cè)量的輸出為N，兩路延遲鏈的輸出分別為MM2，則時(shí)間間隔T有： T=NTCLK+(M1M2)Δτ+Tdelay ()其中TCLK=5000ps,Δτ為修正值，即信號(hào)從端口進(jìn)入芯片內(nèi)部模塊的延遲差；因此要將計(jì)數(shù)測(cè)量和延遲線的數(shù)據(jù)接收進(jìn)行處理。圖 數(shù)據(jù)處理模塊對(duì)測(cè)量數(shù)據(jù)進(jìn)行處理時(shí)，將數(shù)據(jù)合并為二進(jìn)制，最后分八位一組傳輸，模塊引腳說(shuō)明如下：CLK200MHz：由 PLL輸出的時(shí)鐘信號(hào)，為系統(tǒng)工作時(shí)鐘，在此作為粗測(cè)量的計(jì)數(shù)時(shí)鐘；RST：系統(tǒng)復(fù)位信號(hào)；cout[7..0]:8位數(shù)據(jù)信號(hào)輸入，此信號(hào)為粗測(cè)量小計(jì)數(shù)器的輸出；carry_cout[29..0]:30位數(shù)據(jù)信號(hào)輸入，此信號(hào)為粗測(cè)量大計(jì)數(shù)器的輸出； delay_out[6..0]:7為數(shù)據(jù)信號(hào)輸入，此信號(hào)由細(xì)測(cè)量的結(jié)果；result[7..0]： 8位數(shù)據(jù)信號(hào)輸出，將輸入數(shù)據(jù)進(jìn)行處理后的結(jié)果分為以 8為單位的輸出。FPGA外接存儲(chǔ)芯片AM29LV640可將測(cè)量數(shù)據(jù)的處理結(jié)果進(jìn)行存儲(chǔ)，并可讀取。： 數(shù)據(jù)存儲(chǔ)模塊，F(xiàn)PGA內(nèi)部通信模塊可實(shí)現(xiàn)數(shù)據(jù)向外部的傳輸，外接MAX232可將存儲(chǔ)的測(cè)試結(jié)果傳輸?shù)斤@示模塊，由數(shù)碼管顯示出來(lái)。 數(shù)據(jù)傳輸模塊　第一部分是電荷泵電路。由6腳和4只電容構(gòu)成。功能是產(chǎn)生+12v和12v兩個(gè)電源，提供給RS232串口電平的需要。 　　第二部分是數(shù)據(jù)轉(zhuǎn)換通道。由11114腳構(gòu)成兩個(gè)數(shù)據(jù)通道。其中13腳（R1IN）、12腳（R1OUT）、11腳（T1IN）、14腳（T1OUT）為第一數(shù)據(jù)通道。8腳（R2IN）、9腳（R2OUT）、10腳（T2IN）、7腳（T2OUT）為第二數(shù)據(jù)通道。TTL/CMOS數(shù)據(jù)從T1IN、T2IN輸入轉(zhuǎn)換成RS232數(shù)據(jù)從T1OUT、T2OUT送到電腦DB9插頭；DB9插頭的RS232數(shù)據(jù)從R1IN、R2IN輸入轉(zhuǎn)換成TTL/CMOS數(shù)據(jù)后從R1OUT、R2OUT輸出。 　第三部分是供電。15腳GND、16腳VCC（+5v）。設(shè)計(jì)選用數(shù)碼管顯示，F(xiàn)PGA具有顯示模塊。 數(shù)碼管顯示模塊數(shù)碼管顯示模塊采用LCD數(shù)碼顯示，可將接收到的測(cè)量結(jié)果進(jìn)行實(shí)時(shí)的數(shù)字顯示。5 結(jié)論本設(shè)計(jì)進(jìn)行了高精度短時(shí)間間隔測(cè)量系統(tǒng)的設(shè)計(jì)。首先介紹了時(shí)間間隔測(cè)量的一般方法，著重介紹高精度測(cè)量原理并進(jìn)行了誤差分析，利用測(cè)量原理，通過(guò)FPGA運(yùn)用VHDL編程，利用FPGA(現(xiàn)場(chǎng)可編程門(mén)陣列)芯片設(shè)計(jì)了一個(gè)高精度時(shí)間間隔測(cè)量系統(tǒng)，該頻率計(jì)有較高的實(shí)用性和可靠性，達(dá)到預(yù)期的結(jié)果。和傳統(tǒng)的方法相比，利用FPGA設(shè)計(jì)的測(cè)量系統(tǒng)簡(jiǎn)化了電路板設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)用性和可靠性，實(shí)現(xiàn)數(shù)字系統(tǒng)的軟件化，這也是數(shù)字邏輯設(shè)計(jì)的趨勢(shì)。本次畢業(yè)設(shè)計(jì)中，我除了對(duì)相關(guān)的專業(yè)知識(shí)以及相關(guān)的實(shí)驗(yàn)操作進(jìn)行了回顧，還有許多其他的收獲，比如在繪制論文中所需要的相關(guān)的電路圖的過(guò)程中，我還學(xué)會(huì)使用word繪圖，這次畢業(yè)設(shè)計(jì)不但讓我對(duì)本專業(yè)的相關(guān)基礎(chǔ)知識(shí)進(jìn)行了很好的復(fù)習(xí)，還對(duì)原由書(shū)本上的知識(shí)進(jìn)行了拓展和延伸，畢業(yè)設(shè)計(jì)不但鍛煉了我的動(dòng)手能力，也鍛煉了我處理問(wèn)題的能力，并且學(xué)會(huì)了許多新的知識(shí)。本次設(shè)計(jì)的時(shí)間間隔測(cè)量系統(tǒng)，主要完成了集成在 FPGA 內(nèi)的高精度時(shí)間間隔測(cè)量模塊，包括系統(tǒng)時(shí)鐘模塊、測(cè)量模塊、數(shù)據(jù)處理與數(shù)據(jù)存儲(chǔ)模塊、通信模塊和顯示模塊。精確度和測(cè)量范圍均達(dá)到了要求。利用PLL鎖相環(huán)進(jìn)行短時(shí)間間隔測(cè)量, 具有量化間隔穩(wěn)定、系統(tǒng)結(jié)構(gòu)簡(jiǎn)單、利于系統(tǒng)集成等優(yōu)點(diǎn)。但由于FPGA自身結(jié)構(gòu)的限制, 給進(jìn)一步提高測(cè)量精度帶來(lái)了一定的難度, 尤其是短時(shí)間間隔的提取和系統(tǒng)的布局布線。系統(tǒng)具有較高的測(cè)量精度, 適用于多種應(yīng)用場(chǎng)合, 具有一定的應(yīng)用價(jià)值。參考文獻(xiàn)[1] J Programmabl Gate Array based timetodigital converter with 200ps resolution[J] . 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