【正文】 計數 數據處理控 制顯示A 輸入B 輸入F P G A ....10 公司的 ACEXIK 系列芯片，其特點是將查找表（ LVT）和 EAB 相結合，提供了效率最高而價格低廉的結構，我們所選用的 EP1K50 芯片的最大器件門數達到了 199000 門（其中門型可用門為 5000 個），擁有 249 個最大 I/O 引腳和 10 個 EAB 塊，具體設計見軟件設計部分。 圖 移相網絡原理圖 電路工作原理的理論分析 設移相輸入電壓為 ui(s) C 點為 RC 高通濾波電路的輸出 公式 1 D 點為 RC 低通濾波電路的輸出 ? ? ? ?siSD UdS dU ??? 公式 2 由此可知 E 點電位為： 公式 3 B 輸出電位為： 公式 4 移相輸入A` 輸出B ` 輸出++++RRCCCDR1R2R3R4R5R6R7R8E...?????? ?RCd 1? ? ? ?siSC UdS SU ???? ? ? ? ? ?sisDsCSDSE UdS dkkKUUUU ????????? )1( 111)()()( ???????? ?? 21 21 RR RK? ? ? ?siSB UdS dkkkU ????? )1( 112 ???????? ?????????? ??566432 1 RR RRRK12 A 輸出電位為： 公式 5 B 輸出相對于 A 輸出的相移為： 公式 6 因為 K1 的變化范圍為 0～ 1，則 1? 的變化范圍為 0～ 90，要使θ值在 ??45 到 ??45 范圍內變化，則只能使 2? = ?45 ，也就是要求 ??RC1 。 輸出電位器選擇： 2K 多圈電位器。 5V供電。 整形級選用輸出為 TTL 電平的高速集成雙電壓比較器 MAX902 來構成，它比 TTL電路有觸發(fā)靈敏度高，因而可降低放大級增益的優(yōu)點，此外，還可把觸發(fā)電平調節(jié)電路直接設置在電壓比較器的輸入端，實現起來比較方便。 根據課題要求，相位計數為（ 0~176。而 a 的變化范圍為（ 0~b） ,因此當 b 滿足 b≥ 3600 時 a 的變化范圍大于（ 0~3600），滿足課題要求。 即 Mf ? 0f 為基準脈沖，應大于 ,本設計采用的基準脈沖頻率為 40MHZ。 移位 設計 頂層圖如下 圖 ， VHDL 語言描述（ YIWEI）見附錄 。babann%1001 ?? N?16 Δφ = ?ba 在處理過程中，因為 VHDL 語言在處理除法運算過程中不能對浮點進行處理，為了避免誤差，只能先用乘法，再用除法，具體參照 vhdl 語言描述。），判斷 CP1 與 CP2 之間的超前和滯后的關系，使相位差的范圍為（ 0~176。 17 圖 譯碼電路圖 封裝元件如下圖 。 KCHUFA：實現除法運算。 各輸入信號的流程圖如圖 。移位 Y39。選擇譯碼乘法運算輸出超前滯后判斷分頻輸出....C P 2C P 13 6 0 0 3 6 0 * X / Yf l ag19 數字移相信號發(fā)生器 該數字式移相信號發(fā)生器由鍵盤控制模塊、顯示控制模塊、可變模分頻器模塊、地址生成器模塊、波形數據存儲模塊等五個模塊。 鍵盤掃描 設計 頂層電路如圖 ， VHDL 語言描述（ JIANPAN_G） 附錄 。 DM162 液晶模塊內部的字符發(fā)生存儲器（ CGROM）已經存儲了 160 個不同的點陣字符圖形，這些字符有：阿拉伯數字、英文字母的大小寫、常用的符號、和日文假名等，每一個字 符都有一個固定的代碼，比如相位符號 θ 的代碼是 11110010B（ F2H），顯示時模塊把地址 F2H 中的點陣字符圖形顯示出來，我們就能看到字母 θ 。這樣就滿足了題目中相位差步進為 1о的要求。 波形存儲 設計頂層 如圖 ， VHDL 語言描述（ COSIN_32）附錄 。鍵盤輸入移相值并通過二進制轉化為 ADD_X數值，通過地址累加 COUNT=COUNT+1 得到新地址。 地址生成器 設計 頂層 如圖 ， VHDL 語言描述（ cosin_180）附錄 。 圖 輸出選擇頂層設計圖 將地址生成器和波形存儲模塊連接電路圖 。 移相數字信號發(fā)生器一個周期的數據采樣點的 個數為 360 個點，若移相數字信號發(fā)生器的輸出的正弦信號頻率為 f, 對存儲器的讀數脈沖頻率既變模分頻器的輸出頻率f0=360*f, 基準脈沖頻率為 40MHZ，變模分頻器的模 M 的表達式為 ? ? fff /11111136040/40 ??? ? ??? ? ??? ? 實現除法電路，預定被除數為 111111,輸入的除數為要預制的移相數字信號發(fā)生器輸出正弦波信號頻率大小。 圖 BCD 碼轉換成 14 位二進制碼電路圖 24 封裝元件如圖 圖 轉換電路封裝元件 可變模分頻器模塊電路連接如下圖 。 JIAN_CTRL： 鍵盤控制 。 BOX_CTRL: 片選 。 用 VHDL 語言描述頻率測量原理的過程如下 圖 。 flag1 的優(yōu)先級最高，只要 flag1=1, 數據選擇顯示器立即選擇 count1 顯示。 經過分頻等到一個高電平時間為 1s 的閘門脈沖信號，十進制計數器直接把計數，結果轉化為 BCD 碼，然后右閘門脈沖信號的下降沿將計數結果鎖存，并輸出 。 JISHU1：以 為閘門時間，進行 BCD 碼計數。 JISHU3：以 為閘門時間，進行 BCD 碼計數。 SCAN_8_DOT:譯碼顯示。是否能經得起硬件芯片運行實踐的檢驗。 FPGA 系統的關鍵技術之一是要用硬件描述語言來描述 FPGA 的硬件電路。本次實驗是在 SZEDA 超強型開發(fā)實驗儀進行，具體操作方法是： 圖 MAX+PLUS II 上面 MAX+PLUSII 完成了編譯，把我們定義的 I/O 腳自動分配給了器件EP1K30TC1843。該管腳將出現在右上角為 Unassigned Nodes amp。 在引腳鎖定后必須在通過 MAX+PLUS II 的編譯器 “Compiler”，彈出編譯窗口，按 Start 文件重新進行編譯一次，以便將引腳信息編入下載文件中 。 圖 編程 這時， 如果 硬件正確連接，電源 也已經 打開，按下 Configure 即可開始 30 對目標板上的器件進行編程了。調試時，使用邏輯分析儀，分析 FPGA 輸入輸出，可以發(fā)現時序與仿真結果是否有出入，便于檢查電路中的故障。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效 果?？梢圆扇×艘恍┛垢蓴_措施。 移相網絡的調 試 經過理論計算和 EWB 軟件仿真，在三個不同頻率輸入時，通過跳線切換網絡 RC的參數，在調節(jié)電位器 RW 的時候，可實現相位差在 45186。??（ R=100KΩ） iV 的頻率 F kHZf 11 ? ；用示波器和信號源測試相移網絡的移相。 在這次設計中我真正 主要 完成了基于 FPGA 數字式相位測量儀設計與制作模塊中的 相位測量系統、數字移相信號發(fā)生器、頻率測量程序 的編譯 ,部分模塊的仿真 。 ⑵理論要自己用于實踐之后才能證實是不是適合自己的理論。 35 參考文獻 [1] 潘松 黃繼業(yè) .EDA 技術實用教程 [M].科學出版社 ,. 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[15] 陳意軍 王迎旭 .CPLD 在頻率測控系統中的應用 .半導體技術 .第 26 卷第 12 期 . 2021 年 12 月 . 36 致 謝 經過一學期的努力，我的畢業(yè)設計任務到了最后階段。 use 。 clk: in std_logic。 count11:out std_logic_vector(21 downto 0)。 signal cpp:std_logic。 signal count_2:std_logic_vector(20 downto 0)。event and cp1=39。 38 end process。139。039。 end if。139。 else cp_4=39。 end if。139。 else count_1=00 amp。 end process。) then count1=count_1。event and clk=39。) then count_2=count_2+1。 x00000。 process(cp)以 CP1 和 CP2 異或信號信號高電平時間為閘門 時間計數值鎖存 begin if(cp39。 end if。139。 else cp_fen1=39。 end if。 and cpp39。 END PROCESS。 use 。 constance:out integer range 0 to 3601。 architecture pengshu of yiwei is begin constance=3600。 t(13 downto 0)=count(20 downto 7)。 t(13 downto 0)=count(19 downto 6)。 t(13 downto 0)=count(18 downto 5)。 t(13 downto 0)=count(17 downto 4)。 t(13 downto 0)=count(16 downto 3)。 t(13 downto 0)=count(15 downto 2)。 t(13 downto 0)=count(14 downto 1)。 end process。 use 。b_ji:integer:=26)。b_cs1 乘數的長度 shuchu:out std_logic_vector(b_ji1 downto 0))。length+cs39。event and clk=39。)。139。)。039。累加 end if。將乘積輸出 end process。 use 。 port(clk: in std_logic。 end kchufa。 begin div_cshu=39。 div=bchus。event and clk=39。 sub(0):=div(i)。 44 else shang(i)=39。 end if。 end process。)then if(count=x01)then shuchu=shang。 end if。 use 。 cp_1:in std_logic。 architecture pengshu of xushu1 is begin p