【正文】 .......................... 29 第五章 系統調試及運行結果分析 ...................................................................................................... 30 硬件調試 ...................................................................................................... 30 軟件調試 ...................................................................................................... 31 調試過程及結果 .......................................................................................... 31 調試注意事項 .............................................................................................. 33 第六章 總結和展望 ............................................................................................................................... 34 總結 .............................................................................................................. 34 展望 .............................................................................................................. 34 參考文獻 .............................................................................................................................................................. 35 III 致 謝 .............................................................................................................................................................. 36 附 錄 .............................................................................................................................................................. 37 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 1 第一章 緒論 . 選題意義與研究現狀 在這個時間就是 金錢的年代里，數字電子鐘已成為人們生活中的必需品。設計采用 FPGA 現場可編程技術，運用自頂向下的設計思想設計電子鐘。滿足人們得到精確時間以及時間提醒的需求，方便人們生活。第二次革命是石英晶體振蕩器的應用，發(fā)明了走時精度更高的石英電子鐘表，使鐘表的走時月差從分級縮小到秒級。 . 論文結構 第一章詳細論述了近些年來，數字化時鐘系統研究領域的動態(tài)及整個數字化時鐘系統的發(fā)展狀況，同時分析了所面臨的問題與解決方案 ，從而提出了本論文的研究任務。 第五章對全文的總結，對本系統功能實現以及制作 過程中需要注意的方面，及整個系統軟件編寫中所吸取的經驗教訓進行論述，同時，也對整個研究應用進行展望。 （ 2）【 Open】選項：打開一個文件。對話框中第一行表示工程所在的工作庫文件夾，第二行表示此項工程的工程名，第三行表示頂層文件的實體名，一般與工程名相同。 圖 II 菜單欄全屏切換 圖 3) 【 Assignments】菜單 （ 1）【 Device】選項：為當前設計選擇器件。使用此工具可以對工程進行綜合、仿真、時序分析，等等。 （ 6）【 assignment editor】選項：任務編輯器。 （ 2）【 Start Compilation】選項：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時分析、網表文件提取等過程。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 7 （ 6）【 simulation report】選項：生成功能仿真報告。 （ 10）【 powerplay power analyzer tool】選項： PowerPlay 功耗分析工具。 8 圖 II 仿真菜單下拉 圖 工具欄 工具欄緊鄰菜單欄下方，它其實是各菜單功能的快捷按鈕組合區(qū)。 Verilog HDL 語言具有下述描述能力：設計的行為特性、設計的數據流特性、設計的結構 組成以及包含響應監(jiān)控和設計驗證方面的時延和波形產生機制。因此，用這種語言編寫的模型能夠使用 Ve rilog 仿真器進行驗證。當然 ,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統進行描述。 ? 開關級基本結構模型，例如 pmos 和 nmos 等 也被內置在語言中。 ? Verilog HDL 中有兩類數據類型：線網數據類型和寄存器數據類型。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標準。 ? 設計能夠在多個層次上加以描述，從開關級、門級、寄存器傳送級（ RTL）到算法級，包括進程和隊列級。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報告消息。 ? Verilog HDL 還具有內置邏輯 函數，例如 amp。 ? 提供強有力的文件讀寫能力。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設計，采用 120 針接口。核心板 EP1C6Q240 器件特性如表 21。Quartus II 軟件在編譯時會自動生成用于 JTAG 配置的 .sof 文件。在 JGTA 進行配置的時候，所有用戶 I/O 扣都為高阻態(tài)。 核心板包含一個 48MHz 的有源晶振作為系統的時鐘源。 EP1C6Q240C8 的輸入的時鐘頻率范圍為 ~387MHz，經過內部的 PLL 電路后可輸出 ~275MHz 的系統時鐘。 圖 系統時鐘電路圖 顯示電路 由于本設計需要顯示時間信息包括：時、分、秒 ， 顯所以采用 主板上七段數碼管 顯示 電路 與系統連接實現顯示模塊的功能。共陰數碼管是將 8 個發(fā)光二極管的陰極連接在一起作為 公共端，而共陽數碼管是將 8 個發(fā)光二極管的陽極連接在一起作為公共端。 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實現時鐘系統調時的 功能和鬧鈴開關的功能。電路中為了防止 FPGA 的 I/O 設為輸出且為高電平在按鍵下直接對地短路，電阻 RP RP10 對此都能起到保護作用。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。 鬧鐘設定模塊： 可根據按鍵的設定鬧鐘的時間，當計時模塊的時間與鬧鐘設定模塊的時間相等的時候，給蜂鳴器一個使能信號，蜂鳴器鬧鈴。 整體信號定義 對整個模塊進行信號定義。 //輸入按鍵 ， key[3:0]分別為秒，分鐘，小時的增加按鍵。 // 數碼管段輸出引腳 output beep。 //定義數碼管選擇輸出寄存器 reg [3:0] disp_dat。h235956。b11。b11111。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。 //蜂鳴器截止寄存器 reg clktime_en = 139。 //1ms 時鐘 20 reg beep_r?？紤]到仿真的需要，模塊中間生成1 個 1kHz 的時鐘信號。b1。 //計數器清零 clk1 = ~clk1。d500) // 到了嗎？ begin count1 = 939。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時候，下一個數據為 0，共技術 500 個值。當秒十位 hour[7,4]為 5 秒個位為 9 時（即 59 秒），分個位 hour[11,8]加 1，與此同時秒個位和秒十位都清零。 //時間計算及校準部分 always (negedge sec)//計時處理 begin hour[3:0] = hour[3:0] + 139。h0。h6) //加到 6，復位 begin hour[7:4] = 439。 //分個位加一 if(hour[11:8] = 439。b1。 hour[19:16] = hour[19:16] + 139。h0。h24) //加到 24，復位 hour[23:16] = 839。仿真的結果達到預期，通過。 24 按鍵去抖處理模塊設計 按鍵模塊實現去抖處理，及乒乓按鍵設計，確保后面的計 時模塊與鬧鐘模塊的功能實現。 dout3 = dout2。 Key 寄存器為輸入按鍵，初始化電路為高電平，當有按鍵按下去的時候，變?yōu)榈碗娖健?當時間（ hour[23:0]）等于設定的鬧鐘時間（ clktime[23:0]）時，鬧鐘觸發(fā)時，播放嘀嘀嘀報警聲，鬧鐘會響 10 秒的時間(clktime[23:0]+10 =hour[23:0])。 蜂鳴器模塊實現 蜂鳴器模塊描述 蜂鳴器模塊負責整點報時，和鬧鈴的時候進行出聲的作用。 當鬧鐘設定鍵被按下，響起的蜂鳴聲會被屏蔽。amp。 //計數器清零 beep_r = ~beep_r。 //中音 6 的分頻系數值 439。h2:beep_count_end = 1639。hb327。 //中音 1 的分頻系數值 439。h7:beep_count_end = 1639。h8637。h0,439。h2f74。hffff。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過一點時間，自動關閉。 顯示模塊實現 顯示模塊描述 此設計中的 LED 七段數碼管 顯示模塊主要顯示時間的時、分、秒信息 ，數碼管為共陽的。正常時間情況、鬧鐘設定以及查看鬧鐘所設定好的時間都是同樣的原理，當他們被按下數碼管會顯示對應的模式相應的數字。d1:disp_dat = clktime[7:4]。 //顯示 439。 //分十位 439。d6:disp_dat = clktime[19:16]。d8:disp_dat = hour[3:0]。d10:disp_dat = 439。 //分個位 439。ha。d15:disp_dat = hour[23:20]。d0:dig_r = 839。b11111101。 //選擇第三個數碼管顯示 339。d4:dig_r = 839。b11011111。 //選擇第七個數碼管顯示 339。h0:seg_r = 839。hf9。 //顯示 2 浙江理工大 學科技與藝術學院本科畢業(yè)設計 (論文 ) 29 439。h4:seg_r = 839。h92。 //顯示 6 439。h8:seg_r = 839。h90。 //顯示 default:seg_r = 839。sec) seg_r = 839。檢查方面主要包括： （ 1） PC 機的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測核心板的各個引腳是否有信號輸出； （ 5） LED 七段數碼管顯示正常。在與主程序銜接時，主程序和各子程序也需作相應的改動，以便與子程序更好的銜接，特別是顯示子程序需作較大改動，以便對不同內容進行顯示。將需要顯示的內容編寫在程序內，單獨得進行仿真。此模塊調試結果如圖 42 所示： 圖 時間系統模塊調試圖 （ 3）按鍵模塊調試 key1 按鍵被按下進入校時狀態(tài)， key2 按鍵被按下進入調鬧鐘狀態(tài)（在鬧鈴響時按此鍵能屏蔽鬧鈴音），在兩個不同狀態(tài)下， key key key5 三個按鍵的功能是相同的，當被按下時，時、分、秒的數值加 1。 確定將未使用的引腳設置為三態(tài)輸入 ，否則 可能會損壞芯片 。 在設定引腳時，沒有選擇正確的輸出引腳。 通過在網絡資源和書籍的學習正確的改善了這個問題。 （ 5）鬧鐘報時和整點報時蜂鳴時間問題。如果將這個數字時鐘應用于現實生活中，還存在些