【正文】 9）【 classic timing analyzer tool】選項： classic 時序仿真工具。 （ 3）【 Programmer 】選項：打開編程器窗口，以便對 Altera 的器件進行下載編程。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯 式地進行時序建模。 Verilog HDL 語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。但是， Verilog 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 11 HDL 語言的核心子集非常易于學習和使用，這對大多數(shù)建模應用來說已經(jīng)足夠。用戶定義的原語既可以是組合邏輯原語，也可以是時序邏輯原語。這些方式包括：行為描述方式— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 — 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 —使用門和模塊實例語句描述建模。 ? 設計的規(guī)?？梢允侨我獾?；語言不對設計的規(guī)模（大?。┦┘尤魏?限制。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設計者與模擬器交互的例程集合。 ? Verilog HDL 能夠監(jiān)控模擬驗證的執(zhí)行，即模擬驗證執(zhí)行過程中設計的值能 12 夠被監(jiān)控和顯示。 ? 如圖顯示了 Verilog HDL 的混合方式建模能力，即在一個設計中每個模塊均可以在不同設計層次上建模。 ? 可以顯式地對并發(fā)和定時進行建模。本系統(tǒng)采用 QuickSOPC 標準配置為 Altera 公司的 EP1C6Q240C8 芯片。 EP1C6Q240 有 185 個用戶I/O 口，封裝為 240Pin PQFP。 通過 JTAG 結(jié)果，利用 Quartus II 軟件可以直接對 FPGA 進行單獨的硬件重新配置。 JTAG 的 3 個輸入腳 TDI、 TMS 和 TCK 具有內(nèi)部弱上拉，上拉電阻大約為 25kΩ 。當輸入時鐘頻率較低時，可以使用 FPGA 的內(nèi)部 PLL 調(diào)整 FPGA 所需的系統(tǒng)時鐘，使系統(tǒng)運行速度更快。 本 系統(tǒng)硬件整體設計框圖如圖 23 所示 ： 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 15 圖 數(shù)字時鐘系統(tǒng)硬件電路總體框圖 系統(tǒng)主板 電路 分析 時鐘模塊電路 FPGA 內(nèi)部沒振蕩電路，使用有源晶振是比較理想的選擇。為了得到 一個穩(wěn)定、精確的時鐘頻率，有源晶振的供電電源經(jīng)過了 LC 濾波。常見的數(shù)管有共陰和 共陽 2 種。 圖 七段數(shù)碼管顯示電路圖 從電路可以看出，數(shù)碼管是共陽的，當位碼驅(qū)動信號為 0 時，對應的數(shù)碼管才能操作；當段碼驅(qū)動信號為 0 時，對應的段碼點亮。 電路連接圖如圖 26 所示 。因此可以利用一個 PWM 來控制 BEEP，通過改變 PWM 的頻率來得到不同的聲響，也可以用來播放音樂。 計時器模塊： 計數(shù)模塊的作用是收到分頻模塊 1Hz 頻率的信號線，能進行正確計時，并且可以通過按鍵進行時間的修改，且當整點時，給蜂鳴器產(chǎn)生使能信號，進行整點報時，播放音樂。 LED 顯示模塊： 根據(jù)實際的需求顯示計時模塊的時間，還是鬧鐘設定 模塊的時間， 8 個七段碼 LED數(shù)碼管，進行掃描方式顯示數(shù)據(jù)。 // 輸入時鐘 input [4:0] key。 // 數(shù)碼管選擇輸出引腳 a output [7:0] seg。 //定義數(shù)碼管輸出寄存器 reg [7:0] dig_r。 //定義計數(shù)中間寄存器 reg [23:0] hour = 2439。 //定義設定鬧鐘 reg [1:0] keyen = 239。 reg [4:0] dout2 = 539。 // 寄存器 wire [4:0] key_done。hffff。 //1 秒時鐘 reg clk1。 分頻模塊 實現(xiàn) 分頻 模塊描述 對于分頻模塊，關(guān)鍵是生成個 1Hz 的時鐘信號。 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 21 //1ms 信號產(chǎn)生部分 always (posedge clk) // 定義 clock 上升沿觸發(fā) begin count = count + 139。d0。 if(count1 == 939。 //置位秒標志 end End 分頻模塊仿真 通過設置功能仿真，檢查代碼的正確性 仿真結(jié)果 圖 分頻模塊波形仿真圖 右上圖可以知道，計數(shù)寄存器 count 累加到 23999 時，重新變?yōu)?0，共計數(shù)了 24000個值。當 clk 脈沖過來時，秒個位 hour[3,0]便開始加 1，當加到 9 時，秒十位 加 1，與此同時秒個位清零，繼續(xù)加 1。從功能上講分別為模 60 計數(shù)器，模 60 計數(shù)器和模 24 計數(shù)器。ha) //加到 10，復位 begin hour[3:0] = 439。 // 秒的十位加一 if(hour[7:4] = 439。b1。 hour[15:12] = hour[15:12] + 139。h0。ha) //加到 10，復位 begin hour[19:16] = 439。 //時十位加一 end if(hour[23:16] = 839。當 hour 的時間為 235959 是，下一個計數(shù)器的值為 000000,hour 寄存器歸零，相當于半夜 0 點的時刻。 圖 按鍵 模塊仿真圖 通過按鍵 key 進行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設計要求。 dout2 = dout1。 //定時按鍵轉(zhuǎn)換乒乓按鍵 End 按鍵模塊 去 抖 仿真 對于按鍵 去抖動 仿真，同樣才用功能仿真方式，這里不再重復設置與操作，如同上面的分頻模塊進行設置并進行仿真。 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 25 鬧鐘模塊實現(xiàn) 鬧鐘模塊設計 本設計中，判斷鬧鈴時間到，是通過判定時鐘系統(tǒng)實時時間的時鐘與分鐘是否分別等于設定的鬧鈴時間的時鐘、分鐘、秒鐘。 圖 鬧鐘控制鍵功能 圖 鬧鐘設定模塊仿真 圖 鬧鐘 模塊仿真圖 通過按鍵 key 進行仿真控制，可以發(fā)現(xiàn) clktime 會隨著按鍵的按下，分別有時鐘，分鐘秒鐘加 1,仿真結(jié)果滿足設計要求。當鬧鈴設置為整點是，會先進行整點報 時，然后進入鬧鈴。 //計數(shù)器加 1 if((beep_count == beep_count_end)amp。h0。h6a88。 //中音 4 的分頻系數(shù)值 439。h3:beep_count_end = 1639。hb327。 //中音 5 的分頻系數(shù)值 439。h8:beep_count_end = 1639。 //其他情況無聲 endcase else if (!clktime_en) begin case(count1[8:5]) //鬧鐘嘀嘀嘀聲內(nèi)容 439。h8:beep_count_end = 1639。 //其他情況不出聲 endcase end else beep_count_end = 1639。 //鬧鈴響起后，需要手動關(guān)閉鬧鈴 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 27 else if ((clktime[23:0] = hour[23:0])amp。 end 蜂鳴器模塊仿真 功能仿真，記錄波形圖： 圖 蜂鳴器 模塊仿真圖 通過上圖可以看出來，當 hour 與 clktime 相等時，鬧鈴被觸發(fā)，經(jīng)過一段時間后，鬧鈴停止工作，設計滿足要求。 下面輸入的端口為鬧鐘設定鍵被按下，七段數(shù)碼管會顯示鬧鐘設定情況下數(shù)碼管所對應的數(shù)字。 //秒個位 439。ha。d4:disp_dat = clktime[15:12]。 //顯示 439。 //時十位 439。 //秒十位 439。d11:disp_dat = hour[11:8]。d13:disp_dat = 439。 //時個位 439。 //顯示 endcase //數(shù)碼管選擇 case(count1[3:1]) //選擇數(shù)碼管顯示位 339。d1:dig_r = 839。b11111011。 //選擇第四個數(shù)碼管顯示 339。d5:dig_r = 839。b10111111。 //選擇第八個數(shù)碼管顯示 endcase end //數(shù)碼管顯示 always (posedge clk) begin case(disp_dat) 439。h1:seg_r = 839。ha4。 //顯示 3 439。h5:seg_r = 839。h82。 //顯示 7 439。h9:seg_r = 839。hbf。d2)amp。 30 第五章 系統(tǒng)調(diào)試及運行結(jié)果分析 硬件調(diào)試 在軟件聯(lián)機調(diào)試之前，首先要確定硬件是否完全正確。每完成一個模塊就與前一個已完成的模塊結(jié)合起來調(diào)試，直至實現(xiàn)相應功能，再編寫下一模塊程序。 （ 1）顯示模塊調(diào)試 本系統(tǒng)功能完整運行離不開正確顯示，所以顯示模塊的實現(xiàn)非常重要，在聯(lián)機調(diào)試第一步就要確定系統(tǒng)的顯示是否能夠正常運行。顯示結(jié)果為時、分、秒 ，其中秒鐘可以正常走動 。調(diào)試過程中出現(xiàn)了一些問題，并一一解決： （ 1）在進行系統(tǒng)聯(lián) 機調(diào)試時，要注意電源是否接通， PC 機的接口和核心板上的JTAG 下載口是否連接正確。結(jié)果發(fā)現(xiàn)硬件電路連接正確，問題出現(xiàn)在 引腳設置的 方面。最終發(fā)現(xiàn)是分頻程序中沒有正確的對時鐘脈沖信號進行正確的分頻 。這說明在編寫程序時候要充分了解各芯片內(nèi)容資料，減少編寫小錯誤引起對整個程序造成的影響。在 Verilog HDL語言的學習上還存在一些問題，沒有深入的學習，對于有些語法錯誤，還需要仔細的查找。 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 35 參考文獻 [1]． 劉君，常。例如按鍵太多，操作起來沒那么的方便等等。鬧鐘報時中，如果鬧鐘時間到就會鬧鈴 1分鐘，考慮到實際生活中，鬧鐘都是可以手動關(guān)閉的，于是設定了一個鬧鐘開關(guān)鍵，為了減少系統(tǒng)硬件 的繁雜，當系統(tǒng)時間到達鬧鈴時間和整點報時的時間，蜂鳴器才會響起。 （ 4） 鍵盤調(diào)整時間程序中，出現(xiàn)了無法正常調(diào)時情況，按鍵盤后，時間信息沒有改變 或者改變過多 。通過查找書本 ，修改 輸出引腳 ，解決了這個問題。 （ 2）顯示模塊正確調(diào)試之后，進行時鐘系統(tǒng)的調(diào)試過程中，出現(xiàn)時間信息并沒有顯示在屏幕上，而在對應時間信息的位置上顯示的是 “”。（由于圖片限制校時狀態(tài)下和鬧鐘設定類似不予以截圖。此模塊調(diào)試結(jié)果如圖 41 所示： 圖 顯示模塊調(diào)試圖 （ 2）時間系統(tǒng)模塊調(diào)試 確定系統(tǒng)顯示成功后，進行時間系統(tǒng)的調(diào)試。 軟件編譯后的結(jié)果： 圖 軟件編譯結(jié)果圖 通過上圖 可以知道，整個設計值用了 383 個邏輯單元，占用很少的資源。 引腳分布 如下 表 51： 表 51 引腳分布圖 ： 信號 引腳 說明 信號 引腳 說明 seg[0] 169 數(shù)碼管斷信號選擇 dig[0] 160 數(shù)碼管片選信號控制 seg[1] 170 dig[1] 159 seg[2] 167 dig[2] 162 seg[3] 168 dig[3] 161 seg[4] 165 dig[4] 215 seg[5] 166 dig[5] 216 seg[6] 163 dig[6] 213 seg[7] 164 dig[7] 214 key[0] 121 秒加 1 控制 clk 28 時鐘信號 key[1] 122 分加 1 控制 Beep 175 蜂鳴器信號 key[2] 123 時加 1 控制 key[3] 124 鬧鐘控制 key[4] 143 時間校準控制 浙江理工大 學科技與藝術(shù)學院本科畢業(yè)設計 (論文 ) 31 軟件調(diào)試 在確定好硬件系統(tǒng)正確之后，我對本設計進行分模塊的軟件調(diào)試。hff。hff。 //顯示 9 439。h80。h7:seg_r = 839。 //顯示 5 439。h99。h3:seg_r = 839。 //顯示 1 439。hc0。d7:dig_r = 839。 //選擇第六個數(shù)碼管顯示 339。b11101111。d3:dig_r = 839。 //選擇第二個數(shù)碼 管顯示 339。b11111110。 //時十位 default:disp_dat = 439。 //顯示 439。d12:disp_dat = hour[15:12]。ha。 //秒個位 439。 //時個位 439。d5: