【正文】 439。 //蜂鳴器輸出端 reg [7:0] seg_r = 839。 接口及寄存器定義 module clock(clk,key,dig,seg,beep)。 圖 蜂鳴電路圖 18 第四章 數(shù)字化時(shí)鐘系統(tǒng)軟件設(shè)計(jì) 整體方案介紹 整體設(shè)計(jì)描述 設(shè)計(jì)中的數(shù)字時(shí)鐘，帶有按鍵校準(zhǔn)，定點(diǎn)報(bào)時(shí)，數(shù)碼管顯示等功能。本設(shè)計(jì)采用 主板上的獨(dú)立鍵盤(pán) 來(lái)實(shí)現(xiàn)這兩個(gè)功能。 16 主板上七段數(shù)碼管顯示電路如圖 24 所示， RP4 和 RP6 是段碼上的限流電阻，位碼由于電流較大，采用了三極管驅(qū)動(dòng)。如圖 22 所示。 Cyclone FPGA 設(shè)計(jì)成的 JTAG 指令比其他任何器件操作模式的優(yōu)先級(jí)都高，因此 JTAG 配置可隨時(shí)進(jìn)行而不用等待其他配置模式完成。 QuickSOPC 核心板的硬件原理框圖 如圖 21 所示： 圖 QuickSOPC 硬件方塊圖 （ 2） FPGA 電路 核心板 QuickSOPC 上所用的 FPGA 為 Altera 公司 Cyclone 系列的 EP1C6Q240。（按位與）和 |（按位或）。 ? 能夠使用內(nèi)置開(kāi)關(guān)級(jí)原語(yǔ)在開(kāi)關(guān)級(jí)對(duì)設(shè)計(jì)完整建模。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示抽象的數(shù)據(jù)存儲(chǔ)元件。 主要功能 下面列出的是 Verilog 硬件描述語(yǔ)言的主要能力： ? 基本邏輯門(mén)，例如 and、 or 和 nan d 等都內(nèi)置在語(yǔ)言中。所有這些都使用同一種建模語(yǔ)言。 圖 II 菜單欄運(yùn)行下拉 圖 5) 【 tools】菜單 【 tools 】菜單的功能是 （ 1）【 run EDA simulation tool 】選項(xiàng)：運(yùn)行 EDA 仿真工具， EDA 是第三方仿真工具。 （ 3）【 analyze current file】選項(xiàng)：分析當(dāng)前的設(shè)計(jì)文件，主要是對(duì)當(dāng)前設(shè)計(jì)文 件的語(yǔ)法、語(yǔ)序進(jìn)行檢查。 EDA 設(shè)置工具屬于第三方工具。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 5 圖 II 新建工程 圖 （ 4）【 creat /update】選項(xiàng) :生成元件符號(hào)。 浙江理工大 學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 3 第二章 編程軟件及語(yǔ)言介紹 Quarters II 編程環(huán)境介紹 運(yùn)行環(huán)境設(shè)計(jì)采用 quartus II 軟件實(shí)現(xiàn)，因此針對(duì)軟件需要用到的一些功能在這里進(jìn)行描述 . Quartus II 軟件界面簡(jiǎn)單易操作，如下圖 : 圖 II 軟件界面 圖 菜單欄 1) 【 File】菜單 Quartus II 的【 File】菜單除具有文件管理的功能外，還有許多其他選項(xiàng) 4 圖 II 菜單欄 圖 （ 1）【 New 】選項(xiàng)：新建工程或文件，其下還有子菜單 【 New Quartus II Project】選項(xiàng)：新建工程。第三次革命就是單片機(jī)數(shù)碼計(jì)時(shí)技術(shù)的應(yīng)用，使計(jì)時(shí)產(chǎn)品的走時(shí)日差從分級(jí)縮小到 1/600 萬(wàn)秒，從原有傳統(tǒng)指針計(jì)時(shí)的方式發(fā)展為 人們?nèi)粘８鼮槭煜さ囊构鈹?shù)字顯示方式，直觀明了，并增加了全自動(dòng)日期、星期的顯示功能，它更符合消費(fèi)者的生活需求！因此，電子時(shí)鐘的出現(xiàn)帶來(lái)了鐘表計(jì)時(shí)業(yè)界跨躍性的進(jìn)步。避免了硬件電路的焊接與調(diào)試，而且由于 FPGA 的 I /O 端口豐富，內(nèi)部邏輯可隨意更改，使得數(shù)字電子鐘的實(shí)現(xiàn)較為方便。 系統(tǒng)由時(shí)鐘模塊、控制模塊、計(jì)時(shí)模塊、數(shù)據(jù)譯碼模塊、顯示以及組成。 have proof functions function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock. Keywords： digital clock,hardware description language,Verilog HDL,FPGA I 目 錄 摘 要 .....................................................................................................................................................................1 Abstract ....................................................................................................................................................................2 第一章 緒論 ...............................................................................................................................................1 . 選題意義與研究現(xiàn)狀 .................................................................................... 1 . 國(guó)內(nèi)外研究及趨 勢(shì) ........................................................................................ 1 . 論文結(jié)構(gòu) ........................................................................................................ 2 第二章 編程軟件及語(yǔ)言介紹 ..................................................................................................................3 Quarters II 編程環(huán)境介紹 .............................................................................. 3 菜單欄 ..................................................................................................................................3 工具欄 ..................................................................................................................................8 功能仿真流程 .....................................................................................................................9 Verilog HDL 語(yǔ)言介 .................................................................................... 10 什么是 verilog HDL 語(yǔ)言 ............................................................................................... 10 主要功能 ........................................................................................................................... 11 第三章 數(shù)字化時(shí)鐘系統(tǒng)硬件設(shè)計(jì) ...................................................................................................... 13 系統(tǒng)核心板電路分析 .................................................................................. 13 系統(tǒng)主板電路分析 ...................................................................................... 15 時(shí)鐘模塊電路 .................................................................................................................. 15 顯示電路 ........................................................................................................................... 15 鍵盤(pán)控制電路 .................................................................................................................. 17 蜂鳴電路設(shè)計(jì) .................................................................................................................. 17 第四章 數(shù)字化時(shí)鐘系統(tǒng)軟件設(shè)計(jì) ...................................................................................................... 18 整體方案介紹 .............................................................................................. 18 整體設(shè)計(jì)描述 .................................................................................................................. 18 整體信號(hào)定義 .................................................................................................................. 19 模塊框圖 ........................................................................................................................... 20 分頻模塊實(shí)現(xiàn) .............................................................................................. 20 分頻模塊描述 .................................................................................................................. 20 II 分頻模塊設(shè)計(jì) ............................................................................