【正文】 以便進(jìn)行硬件調(diào)試和驗(yàn)證。 ⑶ 適配 適配器也稱(chēng)結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)支文件配制于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件。如下圖 13： 圖 13 PLD按集成度分類(lèi) 基于 FPGA 的 EDA 開(kāi)發(fā)流程及 MAX+plusⅡ系統(tǒng) 基于 FPGA 的 EDA開(kāi)發(fā)流程 (1)設(shè)計(jì)輸入 將電路系統(tǒng)以一定的表達(dá) 方式輸入計(jì)算機(jī)，是在 EDA 軟件平臺(tái)上對(duì) FPGA/CPLD開(kāi)發(fā)的最初步驟，使用 EDA 工具的設(shè)計(jì)輸入可分為兩種類(lèi)型。 可編程邏輯器件 可編程邏輯器件 PLD 是 20 世紀(jì) 70 年代發(fā)展起來(lái)的一種新的集成器件。 (2)對(duì)于 VHDL 完成的一個(gè)確定設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)化為門(mén)級(jí)網(wǎng)表。 (5)計(jì)算機(jī)硬件平臺(tái)性能大幅度提高，為復(fù)雜 SoC 設(shè)計(jì)提供了物理基礎(chǔ)。 利用 EDA 技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)的最后目標(biāo)，是完成專(zhuān)用集成電路 ASIC 的設(shè)計(jì)和實(shí)現(xiàn)， ASIC 作為最終的物理平臺(tái)，集中容納了用戶(hù)通過(guò) EDA 技術(shù)將電子應(yīng)用系統(tǒng)的既定功能和技術(shù)指標(biāo)具體實(shí)現(xiàn) 的硬件實(shí)體。后仿真主要是檢驗(yàn) PCB 板在實(shí)際工作環(huán)境中的可行性。 EDA 技術(shù)發(fā)展趨勢(shì) EDA 技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分， 70年代 為物理級(jí)設(shè)計(jì)（ CAD）， 80 年代為電路級(jí)設(shè)計(jì)（ CAE）， 90 年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì)（ EDA）。 關(guān)鍵詞： FPGA/CPLD、 VHDL、測(cè)相儀 II FPGAbased digital phasemeasuring instrument design and production Abstract: The design is based on the FPGA core of the digital phase measurement and realization of the basic principles of the programme, the realization of the two signals in the phase of precision measurement and statistics show that the measurement results. The system of programmable logic devices based system chips, with their VHDL design and development, the system by the phasemeasuring instrument, the digital shift believe that the phaseshifting, generator and a work of three modules, the device has a simple theory, measurement Highprecision measurement results show that the visual characteristics. The design of the EDA software development platform MAX + PLUS Ⅱ on the use of hardware description language VHDL design programming. Key words: FPGA / CPLD； VHDL； measurement of the instrument1 第 1 章 緒論 EDA 技術(shù)概述 引言 20 世紀(jì)末，電子技術(shù)獲得飛速發(fā)展，在其推動(dòng)下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會(huì)的各個(gè)領(lǐng)域，有力推動(dòng)社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高，同時(shí)也使現(xiàn)代電子產(chǎn)品性能進(jìn)一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來(lái)越快?，F(xiàn)代電子技術(shù)的核心是 EDA 技術(shù)，其依賴(lài)功能強(qiáng)大的 計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語(yǔ)言 HDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測(cè)試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。物理級(jí)設(shè)計(jì)主要指 IC 版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成。 由此可見(jiàn)，電路級(jí)的 EDA 技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開(kāi)發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開(kāi)發(fā)時(shí)間，降低了開(kāi)發(fā)成本。 隨著市場(chǎng)需求的增長(zhǎng)，集成工藝水平的可行性以及計(jì)算機(jī)自動(dòng)設(shè)計(jì)技術(shù)的不斷提高，單片系統(tǒng)，或稱(chēng)系統(tǒng)集成芯片成為 IC 設(shè)計(jì)的發(fā)展方向。 3 此外，隨著系統(tǒng)開(kāi)發(fā)對(duì) EDA 技術(shù)的目標(biāo)器件各種性能要求的提高， ASIC 和 FPGA將更大程度相互融合。這種設(shè)計(jì)突破了傳統(tǒng)門(mén)級(jí)設(shè)計(jì)中的瓶頸，極大的減少了電路設(shè)計(jì)的時(shí)間和錯(cuò)誤發(fā)生率，降低了開(kāi)發(fā)成本，縮短了設(shè)計(jì)周期。 PLD 是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計(jì)算機(jī)軟件技術(shù)可以快速、方便的構(gòu)建數(shù)字系統(tǒng)。 ① 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 邏輯綜合通過(guò)后必須利用適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配制、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。 ⑹硬件調(diào)試 最后是將含有載入了設(shè)計(jì)的 FPGA 或 CPLD 的硬件系統(tǒng)進(jìn)行統(tǒng)一測(cè)試，以便最終驗(yàn)證設(shè)計(jì)項(xiàng)目在目標(biāo)系統(tǒng)上的實(shí)際工作情況，以排除錯(cuò)誤，改進(jìn)設(shè)計(jì)。 總體方案設(shè)計(jì) 相位測(cè)量?jī)x設(shè)計(jì)方法很多，總體上有數(shù)字和模擬兩種設(shè)計(jì)方法。 系統(tǒng)設(shè)計(jì) 本設(shè)計(jì)要求設(shè)計(jì)相位測(cè)量?jī)x，數(shù)字式移相信號(hào)發(fā)生器，移相網(wǎng)絡(luò)三部分。 11 第 3 章 硬件電路設(shè)計(jì) 移相網(wǎng)絡(luò) 由 R， C 組成移相網(wǎng)絡(luò)進(jìn)行移相 原理圖如下圖 。 10V供電，其他器件用177。 計(jì)數(shù)模塊 此模塊的處理的信號(hào)為 CP1 和 CP2 異或后的信號(hào) CP3，和 CP1 經(jīng)過(guò)分一次頻后的信號(hào) CP4，分別對(duì) CP3 和 CP4 信號(hào)的高電平為閘門(mén)時(shí)間進(jìn)行計(jì)數(shù)，并將計(jì)數(shù)值輸出。 1 個(gè)脈沖的誤差，故誤差為： 要使 測(cè)量絕對(duì)誤差≦ 2186。 6 0*)22(39。 圖 數(shù)據(jù)選擇模塊頂層設(shè)計(jì)圖 12 位二進(jìn)制經(jīng)譯碼形成 BCD 碼電路圖如下 圖 。 122bcd:將 12 位二進(jìn)制數(shù)轉(zhuǎn)換為 BCD 碼，實(shí)現(xiàn)譯碼功能 。 / Y39。 我們采用 AT89C51 單片機(jī)來(lái)控制常用的 2 行 16 個(gè)字的字符型液晶模塊 DM162，根據(jù)顯示的容量可以分為 1 行 16 個(gè)字、 2 行 16 個(gè)字、 2 行 20 個(gè)字，分別控制頻率與相位顯示?？晒y(cè)試用。改變存儲(chǔ)器地址，便可改變移相數(shù)字發(fā)生器的相位 。以此脈沖信號(hào)對(duì)地址生成器和波形存儲(chǔ)器讀數(shù)，地址生成器和波形存儲(chǔ)器讀出速度決定了移相數(shù)字信號(hào)發(fā)生器信號(hào)的頻率大小，因此，控制變模分頻器模的大小便23 可控制移相數(shù)字信號(hào)發(fā)生器的輸出頻率。 25 圖 移相數(shù)字信號(hào)發(fā)生器頂層模塊 各小模塊功能如下所示： JIANPAN_G: 鍵盤(pán)掃描 。 圖 移相數(shù)字信號(hào)發(fā)生器封裝元件 26 頻率測(cè)量 將待測(cè)正弦波信號(hào)經(jīng)過(guò)比較器后等到一個(gè)方波信號(hào)，以此方波信號(hào)為基準(zhǔn)計(jì)數(shù)脈沖1 秒鐘計(jì)數(shù)的大小即為待測(cè)信號(hào)在這一秒釧內(nèi)的頻率大小。 顯示頻率的單位為 KHZ， 當(dāng)閘門(mén)時(shí)間為 時(shí)，若信號(hào)頻率為 f，則count1=(f/1000)+1, 而頻率顯示為 f/1000KHZ,即計(jì)數(shù)值；當(dāng)閘門(mén)時(shí)間為 時(shí)，顯示的最低位顯示小數(shù)點(diǎn)即可；當(dāng)閘門(mén)時(shí)間為 時(shí)，顯示的次低位顯示小數(shù)點(diǎn)即可表示頻率值。 VHDL 語(yǔ)言描述（ JISHU2）附錄 。 圖 頻率測(cè)量電路頂層 28 第 5 章 程序下載 程序已經(jīng)編譯通過(guò)，仿真也和預(yù)先設(shè)想的相同，但是必須通過(guò)下載調(diào)試來(lái)驗(yàn)證設(shè)計(jì)的正確與否。以便最終了解設(shè)計(jì)的項(xiàng)目的正確性。然后需要按前面所述將工程重新編譯一遍，在rpt 報(bào) 告文件里可以看到新定義的管腳分配圖 。在通過(guò)了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時(shí)分析，31 在確認(rèn)程序沒(méi)問(wèn)題后，直接下載到芯片進(jìn)行硬件調(diào)試，單獨(dú)調(diào)試好每一個(gè)模塊，然后再連接成一個(gè)完整的系統(tǒng)調(diào)試。 FPGA 的時(shí)鐘頻率很高，對(duì)周?chē)娐返囊欢?影響。 測(cè)試方法 測(cè)量?jī)x器 PC 機(jī) 晶體管毫伏表， DYC5 20MHZ 雙蹤示波器 JWY— 30F 穩(wěn)壓電源 YB4325 函數(shù)信號(hào)發(fā)生器（ ~3MHZ） 數(shù)字頻率計(jì)， 8610A 型 DT890B 型數(shù)字萬(wàn)用表 33 測(cè)試方法 用示波器和頻率計(jì)分別測(cè)試數(shù)字式移相，使得發(fā)生器和是數(shù)字式相位差測(cè)量?jī)x，測(cè)試用數(shù)據(jù)移相發(fā)生器為相位發(fā)生器為相位差提供被測(cè)相位差；用晶體管毫伏表，測(cè)量輸入阻抗， RVV VR ii ii 39。在設(shè)計(jì)中，遇到很多弄不了的東西、自己不會(huì)，就查資料，向老師、同學(xué)請(qǐng)教 ，得到他們熱情耐心的幫助，使自己受益非淺。 在這里我要感謝幫助我的郭老師，從課題的分析，資料的查詢(xún)，設(shè)計(jì)的進(jìn)展 到畢業(yè)論文的撰寫(xiě)都包含著郭老師對(duì)我辛勤、耐心的指導(dǎo)和幫助，使我 能夠完成 這次的畢業(yè)設(shè)計(jì)！郭老師在數(shù)字設(shè)計(jì)領(lǐng)域的專(zhuān)長(zhǎng)、在治學(xué)上的認(rèn)真嚴(yán)謹(jǐn)態(tài)度給我留下深刻的印象，是我學(xué)習(xí)的榜樣，再一次誠(chéng)摯的感謝導(dǎo)師對(duì)我的幫助！ 同時(shí)還要感謝幫助過(guò)我的同學(xué)徐 XX，在 FPGA 程序仿真中，他給予我的幫助！ 感謝大學(xué)四年來(lái)教授我知識(shí)的所有老師！ 感謝大學(xué)來(lái)四年在生活學(xué)習(xí)上幫助過(guò)我的老師、同學(xué)！ 我感謝我的父母，是 父母給予我生命、養(yǎng)育我 ，讓我 能都走到今天 ！ 37 附 錄 JISHU2 計(jì)數(shù)模塊 library ieee。200k flag: out std_logic。 signal count_1:std_logic_vector(21 downto 0)。 end if。) then flag=39。event and clk=39。 end if。) then count_1=count_1+1。039。139。 end process。event and cp_4=39。 end if。 END IF。 count: in std_logic_vector(20 downto 0)。) then 移七位 t_1(14 downto 0)=count_1(21 downto 7)。) then 移五位 t_1(14 downto 0)=count_1(19 downto 5)。) then 移三位 t_1(14 downto 0)=count_1(17 downto 3)。) then 移一位 t_1(14 downto 0)=count_1(15 downto 1)。 use 。b_bcs1 被乘數(shù)的長(zhǎng)度 42 chenshu: in std_logic_vector(b_cs1 downto 0)。 begin if(clk39。商的中間變量 if chenshu(0)=39。 aa(0):=39。 shuchu=result。 bit_c: integer:=15)。 signal count: std_logic_vector(7 downto 0)。 begin if(clk39。 sub:=subcc。)。 end if。 entity xushu1 is port(flag:in std_logic。 shang:in std_logic_vector(11 downto 0)。 end process。 process(clk) begin if(clk39。039。139。039。 bchus: in std_logic_vector(bit_bc1 downto 0)。 end a。 if chenshu(i)=39。 then判斷乘數(shù) 0 位是否為 1 result:=aa。139。b_ji 乘積的長(zhǎng)度 end tychenfa。 use 。 else t_1(14 downto 0)=count_1(14 downto 0)。 elsif(count_1(16)=39。 elsif(count_1(18)=39。 elsif(count_1(20)=39。 t_1:out std_logic_vector(14 downto 0)。 end pengshu。 end process。)then if(count=202100)then cp_fen1=39。ev