【正文】 以便進行硬件調(diào)試和驗證。 ⑶ 適配 適配器也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)支文件配制于指定的目標器件中，使之產(chǎn)生最終的下載文件。如下圖 13： 圖 13 PLD按集成度分類 基于 FPGA 的 EDA 開發(fā)流程及 MAX+plusⅡ系統(tǒng) 基于 FPGA 的 EDA開發(fā)流程 (1)設計輸入 將電路系統(tǒng)以一定的表達 方式輸入計算機，是在 EDA 軟件平臺上對 FPGA/CPLD開發(fā)的最初步驟，使用 EDA 工具的設計輸入可分為兩種類型。 可編程邏輯器件 可編程邏輯器件 PLD 是 20 世紀 70 年代發(fā)展起來的一種新的集成器件。 (2)對于 VHDL 完成的一個確定設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉(zhuǎn)化為門級網(wǎng)表。 (5)計算機硬件平臺性能大幅度提高，為復雜 SoC 設計提供了物理基礎。 利用 EDA 技術(shù)進行電子系統(tǒng)設計的最后目標，是完成專用集成電路 ASIC 的設計和實現(xiàn)， ASIC 作為最終的物理平臺，集中容納了用戶通過 EDA 技術(shù)將電子應用系統(tǒng)的既定功能和技術(shù)指標具體實現(xiàn) 的硬件實體。后仿真主要是檢驗 PCB 板在實際工作環(huán)境中的可行性。 EDA 技術(shù)發(fā)展趨勢 EDA 技術(shù)的每一次進步，都引起了設計層次上的一次飛躍，從設計層次上分， 70年代 為物理級設計（ CAD）， 80 年代為電路級設計（ CAE）， 90 年代進入到系統(tǒng)級設計（ EDA）。 關(guān)鍵詞： FPGA/CPLD、 VHDL、測相儀 II FPGAbased digital phasemeasuring instrument design and production Abstract: The design is based on the FPGA core of the digital phase measurement and realization of the basic principles of the programme, the realization of the two signals in the phase of precision measurement and statistics show that the measurement results. The system of programmable logic devices based system chips, with their VHDL design and development, the system by the phasemeasuring instrument, the digital shift believe that the phaseshifting, generator and a work of three modules, the device has a simple theory, measurement Highprecision measurement results show that the visual characteristics. The design of the EDA software development platform MAX + PLUS Ⅱ on the use of hardware description language VHDL design programming. Key words: FPGA / CPLD； VHDL； measurement of the instrument1 第 1 章 緒論 EDA 技術(shù)概述 引言 20 世紀末，電子技術(shù)獲得飛速發(fā)展，在其推動下，現(xiàn)代電子產(chǎn)品幾乎滲透了社會的各個領域，有力推動社會生產(chǎn)力的發(fā)展和社會信息化程度的提高，同時也使現(xiàn)代電子產(chǎn)品性能進一步提高，產(chǎn)品更新?lián)Q代的節(jié)奏也越來越快?，F(xiàn)代電子技術(shù)的核心是 EDA 技術(shù)，其依賴功能強大的 計算機，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL 為系統(tǒng)邏輯描述手段完成的設計文件，自動完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合、結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。物理級設計主要指 IC 版圖設計，一般由半導體廠家完成。 由此可見，電路級的 EDA 技術(shù)使電子工程師在實際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風險消滅在設計階段，縮短了開發(fā)時間，降低了開發(fā)成本。 隨著市場需求的增長，集成工藝水平的可行性以及計算機自動設計技術(shù)的不斷提高，單片系統(tǒng)，或稱系統(tǒng)集成芯片成為 IC 設計的發(fā)展方向。 3 此外，隨著系統(tǒng)開發(fā)對 EDA 技術(shù)的目標器件各種性能要求的提高， ASIC 和 FPGA將更大程度相互融合。這種設計突破了傳統(tǒng)門級設計中的瓶頸，極大的減少了電路設計的時間和錯誤發(fā)生率，降低了開發(fā)成本，縮短了設計周期。 PLD 是大規(guī)模集成電路技術(shù)發(fā)展的產(chǎn)物，是一種半定制的集成電路，結(jié)合計算機軟件技術(shù)可以快速、方便的構(gòu)建數(shù)字系統(tǒng)。 ① 圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng)表文件針對某一具體的目標器件進行邏輯映射操作，其中包括底層器件配制、邏輯分割、邏輯優(yōu)化、邏輯布局布線操作。 ⑹硬件調(diào)試 最后是將含有載入了設計的 FPGA 或 CPLD 的硬件系統(tǒng)進行統(tǒng)一測試，以便最終驗證設計項目在目標系統(tǒng)上的實際工作情況，以排除錯誤，改進設計。 總體方案設計 相位測量儀設計方法很多，總體上有數(shù)字和模擬兩種設計方法。 系統(tǒng)設計 本設計要求設計相位測量儀，數(shù)字式移相信號發(fā)生器，移相網(wǎng)絡三部分。 11 第 3 章 硬件電路設計 移相網(wǎng)絡 由 R， C 組成移相網(wǎng)絡進行移相 原理圖如下圖 。 10V供電，其他器件用177。 計數(shù)模塊 此模塊的處理的信號為 CP1 和 CP2 異或后的信號 CP3，和 CP1 經(jīng)過分一次頻后的信號 CP4，分別對 CP3 和 CP4 信號的高電平為閘門時間進行計數(shù)，并將計數(shù)值輸出。 1 個脈沖的誤差，故誤差為： 要使 測量絕對誤差≦ 2186。 6 0*)22(39。 圖 數(shù)據(jù)選擇模塊頂層設計圖 12 位二進制經(jīng)譯碼形成 BCD 碼電路圖如下 圖 。 122bcd:將 12 位二進制數(shù)轉(zhuǎn)換為 BCD 碼，實現(xiàn)譯碼功能 。 / Y39。 我們采用 AT89C51 單片機來控制常用的 2 行 16 個字的字符型液晶模塊 DM162，根據(jù)顯示的容量可以分為 1 行 16 個字、 2 行 16 個字、 2 行 20 個字，分別控制頻率與相位顯示?？晒y試用。改變存儲器地址，便可改變移相數(shù)字發(fā)生器的相位 。以此脈沖信號對地址生成器和波形存儲器讀數(shù)，地址生成器和波形存儲器讀出速度決定了移相數(shù)字信號發(fā)生器信號的頻率大小，因此，控制變模分頻器模的大小便23 可控制移相數(shù)字信號發(fā)生器的輸出頻率。 25 圖 移相數(shù)字信號發(fā)生器頂層模塊 各小模塊功能如下所示： JIANPAN_G: 鍵盤掃描 。 圖 移相數(shù)字信號發(fā)生器封裝元件 26 頻率測量 將待測正弦波信號經(jīng)過比較器后等到一個方波信號，以此方波信號為基準計數(shù)脈沖1 秒鐘計數(shù)的大小即為待測信號在這一秒釧內(nèi)的頻率大小。 顯示頻率的單位為 KHZ， 當閘門時間為 時，若信號頻率為 f，則count1=(f/1000)+1, 而頻率顯示為 f/1000KHZ,即計數(shù)值；當閘門時間為 時，顯示的最低位顯示小數(shù)點即可；當閘門時間為 時，顯示的次低位顯示小數(shù)點即可表示頻率值。 VHDL 語言描述（ JISHU2）附錄 。 圖 頻率測量電路頂層 28 第 5 章 程序下載 程序已經(jīng)編譯通過，仿真也和預先設想的相同，但是必須通過下載調(diào)試來驗證設計的正確與否。以便最終了解設計的項目的正確性。然后需要按前面所述將工程重新編譯一遍，在rpt 報 告文件里可以看到新定義的管腳分配圖 。在通過了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時分析，31 在確認程序沒問題后，直接下載到芯片進行硬件調(diào)試，單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)調(diào)試。 FPGA 的時鐘頻率很高，對周圍電路的一定 影響。 測試方法 測量儀器 PC 機 晶體管毫伏表， DYC5 20MHZ 雙蹤示波器 JWY— 30F 穩(wěn)壓電源 YB4325 函數(shù)信號發(fā)生器（ ~3MHZ） 數(shù)字頻率計， 8610A 型 DT890B 型數(shù)字萬用表 33 測試方法 用示波器和頻率計分別測試數(shù)字式移相，使得發(fā)生器和是數(shù)字式相位差測量儀，測試用數(shù)據(jù)移相發(fā)生器為相位發(fā)生器為相位差提供被測相位差；用晶體管毫伏表，測量輸入阻抗， RVV VR ii ii 39。在設計中，遇到很多弄不了的東西、自己不會，就查資料，向老師、同學請教 ，得到他們熱情耐心的幫助，使自己受益非淺。 在這里我要感謝幫助我的郭老師，從課題的分析，資料的查詢，設計的進展 到畢業(yè)論文的撰寫都包含著郭老師對我辛勤、耐心的指導和幫助，使我 能夠完成 這次的畢業(yè)設計！郭老師在數(shù)字設計領域的專長、在治學上的認真嚴謹態(tài)度給我留下深刻的印象，是我學習的榜樣，再一次誠摯的感謝導師對我的幫助！ 同時還要感謝幫助過我的同學徐 XX，在 FPGA 程序仿真中，他給予我的幫助！ 感謝大學四年來教授我知識的所有老師！ 感謝大學來四年在生活學習上幫助過我的老師、同學！ 我感謝我的父母，是 父母給予我生命、養(yǎng)育我 ，讓我 能都走到今天 ！ 37 附 錄 JISHU2 計數(shù)模塊 library ieee。200k flag: out std_logic。 signal count_1:std_logic_vector(21 downto 0)。 end if。) then flag=39。event and clk=39。 end if。) then count_1=count_1+1。039。139。 end process。event and cp_4=39。 end if。 END IF。 count: in std_logic_vector(20 downto 0)。) then 移七位 t_1(14 downto 0)=count_1(21 downto 7)。) then 移五位 t_1(14 downto 0)=count_1(19 downto 5)。) then 移三位 t_1(14 downto 0)=count_1(17 downto 3)。) then 移一位 t_1(14 downto 0)=count_1(15 downto 1)。 use 。b_bcs1 被乘數(shù)的長度 42 chenshu: in std_logic_vector(b_cs1 downto 0)。 begin if(clk39。商的中間變量 if chenshu(0)=39。 aa(0):=39。 shuchu=result。 bit_c: integer:=15)。 signal count: std_logic_vector(7 downto 0)。 begin if(clk39。 sub:=subcc。)。 end if。 entity xushu1 is port(flag:in std_logic。 shang:in std_logic_vector(11 downto 0)。 end process。 process(clk) begin if(clk39。039。139。039。 bchus: in std_logic_vector(bit_bc1 downto 0)。 end a。 if chenshu(i)=39。 then判斷乘數(shù) 0 位是否為 1 result:=aa。139。b_ji 乘積的長度 end tychenfa。 use 。 else t_1(14 downto 0)=count_1(14 downto 0)。 elsif(count_1(16)=39。 elsif(count_1(18)=39。 elsif(count_1(20)=39。 t_1:out std_logic_vector(14 downto 0)。 end pengshu。 end process。)then if(count=202100)then cp_fen1=39。ev