【正文】 據(jù)選擇。 VHDL 語言描述（ CP_PINLV）附錄 。 SCAN_8_DOT:譯碼顯示。 VHDL 語言描述（ SCAN_8_DOT）附錄 。 封裝元件如下圖 。 圖 頻率測量電路頂層 28 第 5 章 程序下載 程序已經(jīng)編譯通過，仿真也和預先設(shè)想的相同，但是必須通過下載調(diào)試來驗證設(shè)計的正確與否。是否能經(jīng)得起硬件芯片運行實踐的檢驗。在一般的 EDA 工程中設(shè)計項目器件，是一個實際的電路系統(tǒng)或是一個電子產(chǎn)品。在此，編程下載就是將自己完成的邏輯設(shè)計燒錄到具體的器件中去。 在硬件方面，本課題選用了 ALTERA 公司開發(fā)的 ACEX1K 的芯片。 FPGA 系統(tǒng)的關(guān)鍵技術(shù)之一是要用硬件描述語言來描述 FPGA 的硬件電路。所以本課題前面介紹了硬件描 述語言的設(shè)計、仿真和綜合等技術(shù)，下面將介紹下載及外圍硬件電路的設(shè)計。 引腳鎖定 MAX＋ PLUSⅡ 仿真結(jié)果正確，就可以將設(shè)計下載到選定的器件中進行系統(tǒng)硬件測試。以便最終了解設(shè)計的項目的正確性。本次實驗是在 SZEDA 超強型開發(fā)實驗儀進行，具體操作方法是： 圖 MAX+PLUS II 上面 MAX+PLUSII 完成了編譯，把我們定義的 I/O 腳自動分配給了器件EP1K30TC1843。 選擇 MAX+plus IIFloorplan Editor，進入底層編輯工具，再選擇LayoutDevice View 和 LayoutCurrent Assignments Floorplan，顯示當前的管腳分配情況。右上角為 Unassigned Nodes amp。 Pins 如果不滿意當前分布，選圖標 〉選中該管腳 〉單擊右鍵 delete。該管腳將出現(xiàn)在右上角為 Unassigned Nodes amp。Pins，你可以直接將29 Unassigned Nodes amp。 Pins 中的管腳拖到適的地方，當對應管腳出現(xiàn)對應字符none@xx(I/O)時 ,松開左鍵，放置成功。然后需要按前面所述將工程重新編譯一遍，在rpt 報 告文件里可以看到新定義的管腳分配圖 。 在引腳鎖定后必須在通過 MAX+PLUS II 的編譯器 “Compiler”，彈出編譯窗口，按 Start 文件重新進行編譯一次，以便將引腳信息編入下載文件中 。 圖 編譯 編程下載和測試 首先，在實驗前使用下載線將實驗板與計算機并口連接好，然后打開設(shè)計并下載。選擇 MAX＋ PLUSⅡ→ Programmer 項，如果是初次下載，還沒有設(shè)置過下載硬件，則彈出 Hardware Setup 窗口，在其下拉菜單中選擇 “ Byte Blaster（ MV） ” 編程方式。此編程方 式對應計算機的并口下載方式， “ MV” 是混合電壓的意思，主要指對 Altera 的各類芯核電壓（ 5V、 ）的 CPLD 或 FPGA 都能由此下載。 圖 編程 這時， 如果 硬件正確連接，電源 也已經(jīng) 打開，按下 Configure 即可開始 30 對目標板上的器件進行編程了。編程完畢后，可以按定義的輸入輸出驗證電路了 。 圖 器件編程 圖 下載 采用了資源豐富的可編程邏輯器件，整個設(shè)計全部 VHDL 來編寫，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟 硬件聯(lián)調(diào)難度不是很大。在通過了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時分析，31 在確認程序沒問題后，直接下載到芯片進行硬件調(diào)試，單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)調(diào)試。調(diào)試時，使用邏輯分析儀，分析 FPGA 輸入輸出，可以發(fā)現(xiàn)時序與仿真結(jié)果是否有出入，便于檢查電路中的故障。 FPGA 的時鐘頻率很高，對周圍電路的一定影響。我們采取了一些抗干擾措施。例如引線盡量短，減少交叉，每個芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效 果。 32 第 6 章 系統(tǒng)測試 系統(tǒng)功能調(diào)試 FPGA 芯片的設(shè)計與調(diào)試 采用了資源豐富的可編程邏輯器件，整個設(shè)計全部用 VHDL 來編寫，使得本系統(tǒng)的軟件系統(tǒng)很大而硬件結(jié)構(gòu)十分簡單，因此在軟硬件都基本調(diào)通的情況下，系統(tǒng)的軟硬件聯(lián)調(diào)難度不是很大。在通過了 MAX+PLUSⅡ軟件的編譯后，再經(jīng)功能仿真和定時分析，在確認程序沒問題后，直接下載到芯片進行硬件調(diào)試，單獨調(diào)試好每一個模塊，然后再連接成一個完整的系統(tǒng)調(diào)試。 FPGA 的時鐘頻率很高，對周圍電路的一定 影響?？梢圆扇×艘恍┛垢蓴_措施。例如引線盡量短，減少交叉，每個芯片的電源與之間都有接有去耦電容，數(shù)字地與模擬分開。實踐證明，這些措施對消除某些引腳上的“毛刺”及高頻噪聲起到了很好的效果。 掉電保護方案 由于所選用的 EP1K50 芯片內(nèi)部為 SRAM 結(jié)構(gòu)，芯片下載生成硬件后掉電數(shù)據(jù)即丟失，為此我們在 EDA 下載板上配置了 ALTERA 公司提供的專用 EEPROM 芯片 EPC2單元，設(shè)計文件編譯成功后直接對 EPC2 進行燒錄，上電后 EP1K50 芯片調(diào)用 EPC2 的數(shù)據(jù)生成硬件，實現(xiàn)了掉電保護。 移相網(wǎng)絡的調(diào) 試 經(jīng)過理論計算和 EWB 軟件仿真，在三個不同頻率輸入時，通過跳線切換網(wǎng)絡 RC的參數(shù)，在調(diào)節(jié)電位器 RW 的時候，可實現(xiàn)相位差在 45186。~45186。連續(xù)可調(diào)，可通過示波器實際觀察 A、 B 兩列的相位差。 測試方法 測量儀器 PC 機 晶體管毫伏表， DYC5 20MHZ 雙蹤示波器 JWY— 30F 穩(wěn)壓電源 YB4325 函數(shù)信號發(fā)生器（ ~3MHZ） 數(shù)字頻率計， 8610A 型 DT890B 型數(shù)字萬用表 33 測試方法 用示波器和頻率計分別測試數(shù)字式移相，使得發(fā)生器和是數(shù)字式相位差測量儀，測試用數(shù)據(jù)移相發(fā)生器為相位發(fā)生器為相位差提供被測相位差；用晶體管毫伏表，測量輸入阻抗， RVV VR ii ii 39。??（ R=100KΩ） iV 的頻率 F kHZf 11 ? ；用示波器和信號源測試相移網(wǎng)絡的移相。 結(jié)論 系統(tǒng)各部分模塊基本達到設(shè)計的 技術(shù)指標 、功能要求 。 34 結(jié)束語 經(jīng)過為期一學期的時間，我完成了這次畢業(yè)設(shè)計。此次設(shè)計課題是基于 FPGA 的數(shù)字式相位測量儀的設(shè)計與制作 ，使用的軟件是 Altera 公司的 MAX+plusⅡ ，使用的硬件描述語言為 VHDL。 在這次設(shè)計中我真正 主要 完成了基于 FPGA 數(shù)字式相位測量儀設(shè)計與制作模塊中的 相位測量系統(tǒng)、數(shù)字移相信號發(fā)生器、頻率測量程序 的編譯 ,部分模塊的仿真 。在這次畢業(yè)設(shè)計制作中，使我對 VHDL 語言有了更深刻了解，通過查找資料同時對測相儀類測量儀器現(xiàn)狀和發(fā)展前景有所了解。我感到自己學習到很多，也明白了很多： ⑴首先是學到先做人后做事的道理。在設(shè)計中，遇到很多弄不了的東西、自己不會，就查資料，向老師、同學請教 ，得到他們熱情耐心的幫助，使自己受益非淺。 ⑵理論要自己用于實踐之后才能證實是不是適合自己的理論。在這次設(shè)計開始我整理出了好幾套方案，其中一個是全部用 FPGA 程序完成整個設(shè)計，再一個是用 FPGA 和單片機相結(jié)合的方法完成整個設(shè)計。開始我選擇第一種但是到了最后發(fā)現(xiàn)在占空比運算顯示模塊 FPGA 的編寫程序好煩瑣，其中在數(shù)據(jù)運算中的乘法模塊里， FPGA 程序中的乘法符號右邊必須是 2 的 N 次方，但是我要算相位數(shù)值必須乘以 360，相比單片機程序來說，單片機能更好 方便 實現(xiàn)這個功能。 這次的畢業(yè)設(shè)計是自己最后一次交的作業(yè)，作為學 生，我知道自己做的不夠好，同時也是給自己一個深刻的教訓，在進入社會工作崗位后 我會 記住這個教訓 ，不讓同一個錯誤再次發(fā)生 。 35 參考文獻 [1] 潘松 黃繼業(yè) .EDA 技術(shù)實用教程 [M].科學出版社 ,. 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[15] 陳意軍 王迎旭 .CPLD 在頻率測控系統(tǒng)中的應用 .半導體技術(shù) .第 26 卷第 12 期 . 2021 年 12 月 . 36 致 謝 經(jīng)過一學期的努力，我的畢業(yè)設(shè)計任務到了最后階段。在這次的課程設(shè)計中我設(shè)計完成了基于 FPGA 的數(shù)字式測相儀的設(shè)計與制作。 這次畢業(yè)設(shè)計是在郭 XX老師的指導下完成的，課題中用 FPGA 作為主芯片實現(xiàn)了任意波形的相位測量。 在這里我要感謝幫助我的郭老師，從課題的分析，資料的查詢，設(shè)計的進展 到畢業(yè)論文的撰寫都包含著郭老師對我辛勤、耐心的指導和幫助，使我 能夠完成 這次的畢業(yè)設(shè)計！郭老師在數(shù)字設(shè)計領(lǐng)域的專長、在治學上的認真嚴謹態(tài)度給我留下深刻的印象，是我學習的榜樣，再一次誠摯的感謝導師對我的幫助！ 同時還要感謝幫助過我的同學徐 XX，在 FPGA 程序仿真中，他給予我的幫助！ 感謝大學四年來教授我知識的所有老師！ 感謝大學來四年在生活學習上幫助過我的老師、同學！ 我感謝我的父母，是 父母給予我生命、養(yǎng)育我 ，讓我 能都走到今天 ！ 37 附 錄 JISHU2 計數(shù)模塊 library ieee。 use 。 use 。 use 。 entity jishu2 is port(cp1,cp2: in std_logic。 clk: in std_logic。 cp_fen1: out std_logic。1hz cp_4: buffer std_logic。200k flag: out std_logic。 count11:out std_logic_vector(21 downto 0)。 count21:out std_logic_vector(20 downto 0))。 end jishu2。 architecture pengshu of jishu2 is signal cp:std_logic。 signal cpp:std_logic。 signal mm: integer range 0 to 200。 signal count: integer range 0 to 202100。 signal count_1:std_logic_vector(21 downto 0)。 signal count_2:std_logic_vector(20 downto 0)。 signal count1: std_logic_vector(21 downto 0)。 signal count2: std_logic_vector(20 downto 0)。 begin process(cp1) cp1 分頻 begin if(cp139。event and cp1=39。139。) then cpp=not cpp。 end if。 38 end process。 cp=cp1 xor cp2。異或 process(cp1) 滯后 超前判斷 begin if(cp139。event and cp1=39。139。)